數(shù)字邏輯電路第七章

數(shù)字邏輯電路第七章第一頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.1

PLD

概述

7.1.1

PLD的電路結(jié)構(gòu)及分類

7.1.2

PLD的編程工藝及描述的邏輯規(guī)則和符號(hào)

7.1.3

PLD的設(shè)計(jì)過(guò)程及主要優(yōu)點(diǎn)

7.2

只讀存儲(chǔ)器

7.2.1

ROM的內(nèi)部結(jié)構(gòu)

7.2.2

用ROM實(shí)現(xiàn)組合邏輯設(shè)計(jì)

7.2.3

常用的LSIROM器件

7.3

可編程邏輯陣列

7.4

可編程陣列邏輯

7.4.1

組合PAL器件

7.4.2

時(shí)序PAL器件第七章可編程邏輯器件PLD第二頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.1

PLD(ProgrammableLogicDevice)概述專用集成電路ASIC：采用LSI和VLSI工藝制造的數(shù)字邏輯器件。PLD：是ASIC的一個(gè)重要分支。

PLD器件的發(fā)展歷史：最早出現(xiàn)的：可編程只讀存儲(chǔ)器PROM、紫外線可擦除只讀存儲(chǔ)器EPROM、電可擦除只讀存儲(chǔ)器EEPROM?？梢酝瓿珊?jiǎn)單的邏輯功能，用于小型的邏輯實(shí)現(xiàn)。第三頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.1

PLD(ProgrammableLogicDevice)概述PLD器件的發(fā)展歷史：隨后出現(xiàn)的一般被稱為PLD的可編程器件可以通過(guò)編程比較靈活地完成各種數(shù)字邏輯功能：可編程陣列邏輯PAL通用陣列邏輯GAL結(jié)構(gòu)仍簡(jiǎn)單，用于實(shí)現(xiàn)規(guī)模較小的邏輯，具有價(jià)格、速度等方面的優(yōu)勢(shì)?；赑AL結(jié)構(gòu)擴(kuò)展的復(fù)雜可編程陣列邏輯器件CPAL、類似標(biāo)準(zhǔn)門陣列的現(xiàn)場(chǎng)可編程門陣列FPGA。結(jié)構(gòu)復(fù)雜，用于實(shí)現(xiàn)較大規(guī)模的邏輯電路。第四頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.1

PLD(ProgrammableLogicDevice)概述7.1.1PLD的電路結(jié)構(gòu)及分類PLD的電路結(jié)構(gòu)

???m個(gè)乘積項(xiàng)P0Pm-1???與陣列或陣列I0In-1???n個(gè)輸入O0Ob-1b個(gè)輸出???第五頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.1

PLD(ProgrammableLogicDevice)概述PLD的電路結(jié)構(gòu)???m個(gè)乘積項(xiàng)P0Pm-1???與陣列???n個(gè)輸入I0互補(bǔ)輸入In-1輸入電路或陣列O0Ob-1b個(gè)輸出???或項(xiàng)輸出輸出電路第六頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.1

PLD(ProgrammableLogicDevice)概述PLD的電路結(jié)構(gòu)分類與陣列或陣列輸出電路可編程只讀存儲(chǔ)器PROM固定可編程固定可編程邏輯陣列PLA可編程可編程固定可編程陣列邏輯

PAL可編程固定固定通用邏輯陣列GAL可編程固定可組態(tài)與項(xiàng)與陣列輸入互補(bǔ)輸入或陣列輸出輸出電路或項(xiàng)輸入電路反饋輸入第七頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.1.2PLD的編程工藝及描述的邏輯規(guī)則和符號(hào)一、PLD的編程工藝

1.掩膜可編程PLD：maskPLD

2.現(xiàn)場(chǎng)可編程PLD：PPLD

(可編程PLD)

EPPLD(可擦除可編程PLD)

EEPPLD

(電可擦除可編程PLD)

…二、PLD的描述規(guī)則和符號(hào)

⑴輸入緩沖器ＡＢＣABC001110第八頁(yè)，共三十五頁(yè)，編輯于2023年，星期三⑵PLD編程點(diǎn)的連結(jié)方法⑶與門的表示固定連接編程連接不連接×DABCFDABCF分立元件PLD結(jié)構(gòu)⑷或門的表示F分立元件PLD結(jié)構(gòu)DABCFDABC二、PLD的描述規(guī)則和符號(hào)第九頁(yè)，共三十五頁(yè)，編輯于2023年，星期三⑸與門的缺省狀態(tài)當(dāng)一個(gè)輸入緩沖器的互補(bǔ)輸出同時(shí)接到某一個(gè)單獨(dú)乘積項(xiàng)時(shí)，該乘積項(xiàng)的輸出總為０。如圖中Ｄ：D=A?A?B?B=0

這種狀態(tài)稱為與門的缺省狀態(tài)?？捎贸朔e項(xiàng)Ｅ的速記符號(hào)表示。ＡＢＤＥＦABDEF00001010011000111001輸出F與任何輸入項(xiàng)無(wú)相連，總是“浮動(dòng)”到邏輯“1”（恒1輸出），導(dǎo)致與門關(guān)閉。二、PLD的描述規(guī)則和符號(hào)第十頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.1.3PLD的設(shè)計(jì)過(guò)程及主要優(yōu)點(diǎn)一、PLD的設(shè)計(jì)過(guò)程

?所需設(shè)備：兩大類

1.可編程邏輯開發(fā)軟件

ABLE、VerilogHDL、VHDL

……

2.編程器

?

設(shè)計(jì)過(guò)程分三個(gè)階段：

1.設(shè)計(jì)輸入：將邏輯問(wèn)題用PLD語(yǔ)言描述出來(lái)，如VHDL

2.設(shè)計(jì)實(shí)現(xiàn)：PLD軟件進(jìn)行編譯成編程文件，由編程器寫入芯片

3.設(shè)計(jì)驗(yàn)證：一是模擬功能，檢查各臨界定時(shí)路徑；二是在電路板上測(cè)試。傳統(tǒng)的原理圖硬件描述語(yǔ)言設(shè)計(jì)初步的數(shù)字系統(tǒng)仿真正確的數(shù)字系統(tǒng)印制線路板數(shù)字系統(tǒng)的PCBPLD在線修改最終的數(shù)字系統(tǒng)第十一頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.2只讀存儲(chǔ)器ReadOnlyMemory只讀存儲(chǔ)器按內(nèi)部結(jié)構(gòu)可分為：固定只讀存儲(chǔ)器ROM可編程只讀存儲(chǔ)器PROM可擦除可編程只讀存儲(chǔ)器EPROM電可擦除可編程只讀存儲(chǔ)器EEPROM特點(diǎn)：與陣列——固定

或陣列——可編程第十二頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.2.1ROM的內(nèi)部結(jié)構(gòu)Dm0m1m2m3+EvAABB熔絲D=m0+m1+m2+m3與陣列：固定或陣列：可編程D××××AABBm0m1m2m3第十三頁(yè)，共三十五頁(yè)，編輯于2023年，星期三舉例：實(shí)現(xiàn)邏輯函數(shù)DD=AB+AB與陣列：固定或陣列：可編程輸入變量輸出函數(shù)AABBm0m1m2m3第十四頁(yè)，共三十五頁(yè)，編輯于2023年，星期三用TTL電路構(gòu)成的8×2ROM的邏輯圖+5V/ROW0/ROW1/ROW2/ROW3/ROW4/ROW5/ROW6/ROW774LS138Y0Y1Y2Y3Y4Y5Y6Y7ABCA0A1A2G1G2AG2BD0=m3+m5+m6+m7

D1=m1+m2+m4+m7

+5VD0D1/D0/D174LS14地址譯碼電路存儲(chǔ)體第十五頁(yè)，共三十五頁(yè)，編輯于2023年，星期三ROM存儲(chǔ)器A0A1An-2An-1地址輸入數(shù)據(jù)輸出D0D1Db-12n

×bROMA0A1An-2An-1地址輸入數(shù)據(jù)輸出CS0CS1CS2n-1地址譯碼器存儲(chǔ)單元0單元1單元2n-1單元D0D1Db-1A0A1An-2An-1地址輸入變量m0m1m2n-1與陣列譯碼器Fb-1(Db-1)或門F1(D1)或門F0(D0)或門或陣列第十六頁(yè)，共三十五頁(yè)，編輯于2023年，星期三1.用ROM實(shí)現(xiàn)4×4乘法器D0D128

×8ROMA4A5A6A7X0X1X2X3乘數(shù)A0A1被乘數(shù)A2A3Y0Y1Y2Y3D2D3D4D5D6D7P0P1P2P3P4P5P6P7乘積乘積的取值參見書P296表7.1。2.用ROM(EPROM)實(shí)現(xiàn)字符發(fā)生器 字符逐行讀出并掃描之。參見書P297圖7.13。第十七頁(yè)，共三十五頁(yè)，編輯于2023年，星期三32K×8EPROM組成框圖64—1多路選擇器（512×64存儲(chǔ)陣列）×8位=512×51201630163016301630163016301630163016364—1多路選擇器64—1多路選擇器64—1多路選擇器64—1多路選擇器016301630163數(shù)據(jù)總線D7D6D2D1D0地址總線1單元511單元0單元A0A1A4A5A2A3A6A7A13A14m0m1m5119—512地址譯碼器016301630163第十八頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.2.2用ROM實(shí)現(xiàn)組合邏輯設(shè)計(jì)

例1將4位二進(jìn)制數(shù)轉(zhuǎn)換為Gray碼。B3B2B1B0G3G2G1G0000000010010001101000101011001111000100110101011110011011110111100000001001

1001001

1001

1

1010101001

1001

1011

1

1

11

1

101010101

110011000B3B3B2B2B1B1B0B0與陣列m0135791113152468101214或陣列G3G2G1G0第十九頁(yè)，共三十五頁(yè)，編輯于2023年，星期三例1將4位二進(jìn)制數(shù)轉(zhuǎn)換為Gray碼。B3B2B1B0G3G2G1G000000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000B3B3B2B2B1B1B0B0與陣列G1=B2B1+B2B1G0=B1B0+B1B0PLA！若與陣列也可編程，則：G3=B3G2=B3B2+B3B2或陣列G3G2G1G0第二十頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.3可編程邏輯陣列(PLA)

ProgrammableLogicArray特點(diǎn)：與、或陣列都可編程1.針對(duì)邏輯函數(shù)的最簡(jiǎn)與或式——PLA中的與陣列被編程產(chǎn)生所需的全部與項(xiàng)PLA中的或陣列被編程完成相應(yīng)與項(xiàng)間的或運(yùn)算并最終產(chǎn)生輸出。邏輯功能越復(fù)雜，其優(yōu)點(diǎn)越明顯。這樣，就大大提高了芯片面積的有效利用率。2.PLA分組合PLA和時(shí)序PLA(包含有觸發(fā)器)。第二十一頁(yè)，共三十五頁(yè)，編輯于2023年，星期三例具有6個(gè)與項(xiàng)的4×3PLA的電路。I1I2I3I4P1P2P3P4P5P6O1O2O3第二十二頁(yè)，共三十五頁(yè)，編輯于2023年，星期三例具有6個(gè)與項(xiàng)的4×3PLA的電路。P1P2P3P4P5P6I1I2I3I4O1O2O3第二十三頁(yè)，共三十五頁(yè)，編輯于2023年，星期三例用PLA

實(shí)現(xiàn)4位二進(jìn)制數(shù)轉(zhuǎn)換為Gray碼。G1=B2B1+B2B1G0=B1B0+B1B0G3=B3G2=B3B2+B3B2B3B2B1B0G3G1G0G2P1P2P3P4P5P6P7第二十四頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.4可編程陣列邏輯(PAL)

ProgrammableArrayLogic特點(diǎn)：固定的或陣列和可編程的與陣列PAL與ROM相反，與同樣位數(shù)的PLA相比，PAL減少了編程點(diǎn)數(shù)，從而簡(jiǎn)化了編程工作(或陣列固定，僅對(duì)與陣列編程，工作單一)。這樣，就更有利于輔助設(shè)計(jì)系統(tǒng)的開發(fā)。1.大多數(shù)的PAL提供7~8個(gè)與項(xiàng)(P1~P8)。2.PAL器件可分為組合PAL和時(shí)序PAL兩大類。第二十五頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.4.1組合PAL器件輸入I0~I(n-1)組合PAL的基本結(jié)構(gòu)框圖nO0~O(s-1)slkP0~P(k-1)O輸出IO輸出IO0~IO(l-1)l

與陣列(可編程)

或陣列（固定）具有三態(tài)輸出功能的PAL結(jié)構(gòu)，器件PAL16L8，如書P302圖7.20。10個(gè)純輸入引腳I0~I96個(gè)IO引腳(反饋)提供的輸入引腳IO2~IO78個(gè)輸出(或陣列)O1，IO2~IO和O8與陣列(16×2)×(8×8)O2~L：輸出形式(L—低有效，H—高有效，C—互補(bǔ))第二十六頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.4.1組合PAL器件PAL器件采用肖特基TTL和雙極型熔絲式（可編程）連接工藝。PAL中，與陣列是可編程的熔絲結(jié)構(gòu)，或陣列是固定連接的?；鹃T陣列結(jié)構(gòu)，如圖所示：I0I1I2與陣列或陣列O1O2O0第二十七頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.4.1組合PAL器件1.基本與或陣列結(jié)構(gòu)，如圖所示：OiI0I2I3I1與陣列或陣列第二十八頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.4.1組合PAL器件2.異步可編程I/O結(jié)構(gòu)(三態(tài)輸出)，如圖所示：I/OI0I2I1EN與陣列或陣列第二十九頁(yè)，共三十五頁(yè)，編輯于2023年，星期三7.4.2時(shí)序PAL器件時(shí)序PAL的基本結(jié)構(gòu)框圖X0~X(n-1)O0~O(l-1)slkP0~P(k-1)IO輸出寄存器輸出O0~O(l-1)IO0~IO(s-1)llOEs輸入n輸出寄存器組CLK

或陣列（固定）

與陣列(可編程)第三十頁(yè)，共三十五頁(yè)，編輯于2023年，星期三時(shí)序PAL器件的部分輸出連到D觸發(fā)器的數(shù)據(jù)輸入端D(輸出寄存器)，寄存器受統(tǒng)一的時(shí)鐘脈沖信號(hào)控制。3.寄存器輸出結(jié)構(gòu)，如圖所示：Ol