第三章組合邏輯電路第一節(jié)

第三章組合邏輯電路第一節(jié)第一頁，共七十二頁，編輯于2023年，星期四電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)。組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。概述一、組合電路的結(jié)構(gòu)：=F0（I0、I1…,In-1）=F1（I0、I1…,In-1）=F1（I0、I1…,In-1）I0I1In-1Y0Y1Ym-1組合邏輯電路二、組合邏輯電路的特點：第二頁，共七十二頁，編輯于2023年，星期四三、組合電路邏輯功能表示方法真值表，卡諾圖，邏輯表達(dá)式，波形圖，邏輯圖四、組合電路分類1.按邏輯功能不同：加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器只讀存儲器2.按開關(guān)元件不同：CMOSTTL3.按集成度不同：SSIMSILSIVLSI第三頁，共七十二頁，編輯于2023年，星期四3.1.1組合電路的分析一、分析步驟:邏輯圖邏輯表達(dá)式化簡真值表說明功能分析目的：確定當(dāng)輸入變量取不同值時其輸出狀態(tài)，從而得到該電路的邏輯功能。ABS&&&&1CZ1Z2Z3第四頁，共七十二頁，編輯于2023年，星期四ABCY000001010011ABCY10010111011111000000[例1]判斷輸入信號極性是否相同的電路—符合電路ABC&&≥1第五頁，共七十二頁，編輯于2023年，星期四[例2]ABS&&&&1CZ1Z2Z3第六頁，共七十二頁，編輯于2023年，星期四&&&&&&&&&&&&ABCDY[例3]第七頁，共七十二頁，編輯于2023年，星期四ABCDABCDYY00000001001000110100010101100111100010011010101111001101111011111111111100000000檢奇電路第八頁，共七十二頁，編輯于2023年，星期四試分析下面兩個電路的邏輯功能：=1=1=1≥1≥1A0A1A2A3Y0Y1Y2Y3&作業(yè)求補電路第九頁，共七十二頁，編輯于2023年，星期四3.1.1組合電路的設(shè)計方法一、設(shè)計步驟：邏輯抽象列真值表寫表達(dá)式化簡或變換畫邏輯圖邏輯抽象：1.根據(jù)因果關(guān)系確定輸入、輸出變量。2.狀態(tài)賦值—用0

和1

表示信號的不同狀態(tài)。3.根據(jù)功能要求列出真值表。根據(jù)所用元器件(分立元件或集成芯片)及門電路的情況將函數(shù)式進行化簡或變換?；喕蜃儞Q：第十頁，共七十二頁，編輯于2023年，星期四

[例3.1.2]

設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。（用與非門實現(xiàn)）ABYC&&≥1&&第十一頁，共七十二頁，編輯于2023年，星期四

[例]設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。&1&&&11≥1RGYZ第十二頁，共七十二頁，編輯于2023年，星期四【例】用門電路設(shè)計一個將8421BCD碼轉(zhuǎn)換為余3碼的變換電路。ABCDE3E2E1E000000001001000110100010101100111100010011010101111001101111011110011010001010110011110001001101010111100××××××××××××××××××××××××第十三頁，共七十二頁，編輯于2023年，星期四8421BCD碼轉(zhuǎn)換為余3碼的電路第十四頁，共七十二頁，編輯于2023年，星期四1、裁判判定電路：舉重比賽，設(shè)有一名主裁判和兩名副裁判，當(dāng)主裁判和至少一名副裁判判定合格，運動員的動作方為成功。2、設(shè)計一個將余3碼變換成8421BCD碼的組合邏

輯電路。作業(yè)第十五頁，共七十二頁，編輯于2023年，星期四3.2.1加法器一、半加器：（HalfAdder）1.半加：兩個1位二進制數(shù)相加不考慮低位進位。2.表達(dá)式：3.邏輯圖及符號：4.集成芯片：ΣCOSiAiBiCi第十六頁，共七十二頁，編輯于2023年，星期四二.全加器：（FullAdder）1.全加：兩個1位二進制數(shù)相加，考慮低位進位。2.表達(dá)式：3.邏輯圖及符號：(a)用與門、或門和非門實現(xiàn)(b)用與或非門和非門實現(xiàn)ΣCOCISiAiBiCi-1Ci國標(biāo)符號第十七頁，共七十二頁，編輯于2023年，星期四&&&&&&&≥1111AiSiCiBiCi-1≥1用與門、或門和非門實現(xiàn)第十八頁，共七十二頁，編輯于2023年，星期四用與或非門和非門實現(xiàn)&≥1&≥1111CiSiAiBiCi-1用卡諾圖求出非，然后再取非。第十九頁，共七十二頁，編輯于2023年，星期四1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1COn+14.集成全加器：TTL：74LS183CMOS：C661思考：如何用這個芯片組成兩位的加法器第二十頁，共七十二頁，編輯于2023年，星期四三、加法器（Adder）實現(xiàn)多位二進制數(shù)相加的電路串行進位加法器并行進位加法器加法器電路簡單，連接方便速度低

電路比較復(fù)雜，但速度較快第二十一頁，共七十二頁，編輯于2023年，星期四1.4位串行進位加法器C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI第二十二頁，共七十二頁，編輯于2023年，星期四2.超前進位加法器作加法運算時，總進位信號由輸入二進制數(shù)直接產(chǎn)生。超前進位電路

ΣS3

ΣS2

ΣS1

ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI74LS182第二十三頁，共七十二頁，編輯于2023年，星期四3.集成加法器芯片：TTL：74LS283CMOS：CC4008P155圖3.2.7第二十四頁，共七十二頁，編輯于2023年，星期四三、全加器的應(yīng)用例1

試用全加器構(gòu)成二進制減法器。(A>B>0)如果AB均為正數(shù)，而且：A原-B原＝C原那么：當(dāng)A>B時：A原+B補＝C原原理：第二十五頁，共七十二頁，編輯于2023年，星期四圖4–18全加器實現(xiàn)二進制減法電路第二十六頁，共七十二頁，編輯于2023年，星期四

例2

試用全加器完成二進制的乘法功能。解以兩個二進制數(shù)相乘為例。乘法算式如下：第二十七頁，共七十二頁，編輯于2023年，星期四利用全加器實現(xiàn)二進制的乘法第二十八頁，共七十二頁，編輯于2023年，星期四例3：試采用四位全加器完成8421BCD碼到余3代碼的轉(zhuǎn)換。由于8421BCD碼加0011即為余3代碼，所以其轉(zhuǎn)換電路就是一個加法電路，如圖4-22所示。原理：第二十九頁，共七十二頁，編輯于2023年，星期四轉(zhuǎn)換電路第三十頁，共七十二頁，編輯于2023年，星期四3.2.2數(shù)值比較器一、1位數(shù)值比較器：Li(A>B)Gi(A=B)Mi(A<B)

1位比較器AiBi表達(dá)式：邏輯圖：(a)用與門、或門和非門實現(xiàn)(b)用與非門和非門實現(xiàn)，且輸出取反第三十一頁，共七十二頁，編輯于2023年，星期四Ai&1&1&BiMiGiLi用與非門和非門實現(xiàn)第三十二頁，共七十二頁，編輯于2023年，星期四二、4位數(shù)值比較器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比較輸入輸出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位數(shù)值比較器A3B3A2B2

A1B1A0B0第三十三頁，共七十二頁，編輯于2023年，星期四2、邏輯表達(dá)式：L=L3＋G3L2＋G3G2L1＋G3G2G1L0G＝

G3G2G1G0M=M3＋G3M2＋G3G3M1＋G3G2G1M0為了用前邊的邏輯單元，將上式變成或與非的形式L＝G＋M第三十四頁，共七十二頁，編輯于2023年，星期四&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A04位數(shù)值比較器邏輯圖第三十五頁，共七十二頁，編輯于2023年，星期四3.集成數(shù)值比較器：VCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS85TTL：VDDA3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585

C663CMOS：

C663集成比較器中的FA>B由其它兩個輸出確定，所以該引腳不起判斷作用，只是為了讓電路對稱，A>B

同理也一樣。

74LS85則是由各位數(shù)碼直接產(chǎn)生輸出結(jié)果。注意：第三十六頁，共七十二頁，編輯于2023年，星期四用兩片4位數(shù)值比較器擴展成為8位數(shù)值比較器級聯(lián)輸入74LS85

A<BA=BA>B74LS85

A<BA=BA>B1低位比較結(jié)果高位比較結(jié)果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A0比較輸出A、用TTL門實現(xiàn)：第三十七頁，共七十二頁，編輯于2023年，星期四B、用CMOS門實現(xiàn)：B7

A7

B6

A6

B5

A5

B4

A4

FA<BFA=BFA>BCC14585

A<BA=BA>BB3

A3

B2

A2

B1

A1

B0

A0

FA<BFA=BFA>BCC14585

A<BA=BA>B1低位比較結(jié)果高位比較結(jié)果1第三十八頁，共七十二頁，編輯于2023年，星期四加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器只讀存儲器常見的中規(guī)模集成組合邏輯電路：掌握各電路的工作原理、設(shè)計方法以及它們對應(yīng)芯片的使用方法要求：第三十九頁，共七十二頁，編輯于2023年，星期四3.3.1編碼器Y1I1編碼器Y2YmI2In代碼輸出信息輸入編碼器框圖編碼：用二進制數(shù)表示文字、字符、數(shù)字等信息的過程二進制編碼器二—十進制編碼器分類：2n→n10→4第四十頁，共七十二頁，編輯于2023年，星期四一、二進制編碼器：用n

位二進制代碼對N=2n

個信號進行編碼的電路（一）3位二進制編碼器(8線-3線)：輸入輸出3位二進制編碼器I0I1I6I7Y2Y1Y0I2I4I5I3第四十一頁，共七十二頁，編輯于2023年，星期四I0I1I2I3I4I5I6I7編碼表輸入輸出00000101001

11001011

101

1

1Y2

Y1

Y0一、函數(shù)式：Y2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7

I0I7是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號。二、邏輯圖：用或門實現(xiàn)用與非門實現(xiàn)第四十二頁，共七十二頁，編輯于2023年，星期四—用或門實現(xiàn)—用與非門實現(xiàn)Y2

Y1

Y0≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y2

Y1

Y0第四十三頁，共七十二頁，編輯于2023年，星期四允許幾個信號同時輸入，但只對優(yōu)先級別最高的進行編碼。編碼表（二）3位二進制優(yōu)先編碼器：

000

0000000

1

001

000000

1

010

00000

1

011

0000

1

10 0

000

1

101

00

1

110

01

111

1

Y2Y1Y0

I7I6

I5I4

I3

I2I1

I0輸出輸入一、函數(shù)式：第四十四頁，共七十二頁，編輯于2023年，星期四輸入輸出為原變量邏輯圖輸入輸出為反變量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I0第四十五頁，共七十二頁，編輯于2023年，星期四（三）集成8線-3線優(yōu)先編碼器：其中，5為輸入使能端/選通端（低），14為工作狀態(tài)標(biāo)志端（低），15腳為選通輸出端（高）。該集成電路可用于擴展。P16674LS148STI7……………I0YEXYSY2Y1Y067914

432113121110515第四十六頁，共七十二頁，編輯于2023年，星期四表4–874LS148的功能表STYSYEX第四十七頁，共七十二頁，編輯于2023年，星期四二、二—十進制編碼器：用4位二進制代碼對0~9

十個信號進行編碼的電路。（一）8421BCD編碼器：二-十進制編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3第四十八頁，共七十二頁，編輯于2023年，星期四編碼表

I0I9是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號。第四十九頁，共七十二頁，編輯于2023年，星期四1、表達(dá)式：第五十頁，共七十二頁，編輯于2023年，星期四2、邏輯圖：第五十一頁，共七十二頁，編輯于2023年，星期四第五十二頁，共七十二頁，編輯于2023年，星期四（二）8421BCD優(yōu)先編碼器：真值表表達(dá)式邏輯圖集成芯片

74LS147（三）、幾種常用編碼1.二-十進制編碼：8421碼余3碼2421碼5211碼余3循環(huán)碼右移循環(huán)碼循環(huán)碼（反射碼或格雷碼）ISO碼ANSCII（ASCII）碼2.其他第五十三頁，共七十二頁，編輯于2023年，星期四編碼的逆過程，將二進制代碼翻譯為原來的含義一、二進制譯碼器(BinaryDecoder)

輸入n位二進制代碼如：2線—4線譯碼器3線—8線譯碼器4線—16線譯碼器A0Y0A1An-1Y1Ym-1二進制譯碼器……輸出m個信號m=2n3.3.2譯碼器第五十四頁，共七十二頁，編輯于2023年，星期四1.3位二進制譯碼器(3線–8線)真值表函數(shù)式A0Y0A1A2Y1Y73位二進制譯碼器…00000001

00000010000001000000100000010000001000000100000010000000000001010011100101110111第五十五頁，共七十二頁，編輯于2023年，星期四3線-8線譯碼器邏輯圖000—輸出低電平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A000111110111010101111110111110111110011111011101111111101101101111111101111111第五十六頁，共七十二頁，編輯于2023年，星期四2.集成3線–8線譯碼器

--74LS138輸入選通控制端芯片禁止工作芯片正常工作74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7第五十七頁，共七十二頁，編輯于2023年，星期四第五十八頁，共七十二頁，編輯于2023年，星期四3.二進制譯碼器的級聯(lián)兩片3線–8線4線-16線Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710工作禁止有輸出無輸出

1禁止工作無輸出有輸出07815第五十九頁，共七十二頁，編輯于2023年，星期四三片3線-8線5線-24線（1）（2）（3）輸出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全為174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………1第六十頁，共七十二頁，編輯于2023年，星期四功能特點：輸出端提供全部最小項電路特點：與門(原變量輸出)與非門(反變量輸出)4.二進制譯碼器的主要特點二、二-十進制譯碼器(Binary-CodedDecimalDecoder)將BCD

碼翻譯成對應(yīng)的十個輸出信號集成4線–10線譯碼器：744274LS42第六十一頁，共七十二頁，編輯于2023年，星期四數(shù)碼顯示器件分類按材料：半導(dǎo)體、熒光、氣體放電、液晶數(shù)碼管

按形狀：字形式、分段式、點陣式

三、顯示譯碼器編碼顯示譯碼器顯示器件顯示原理：第六十二頁，共七十二頁，編輯于2023年，星期四共陽極每字段是一只發(fā)光二極管aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC顯示譯碼器共陽YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低電平驅(qū)動011100011111000000000010010000100七段數(shù)字顯示器：第六十三頁，共七十二頁，編輯于2023年，星期四共陽極LED顯示譯碼器真值表輸

入輸

出A3

A2

A1

A0abcdefg顯示字形00000001001000110100010101100111100010010000001100111100100100000110100110000001001

100000000111100000000001100第六十四頁，共七十二頁，編輯于2023年，星期四驅(qū)動共陽極數(shù)碼管的電路A3A2A1A0YaYbYcYdY