2012通信與電子系統(tǒng)綜合設(shè)計(jì)

第二部分FPGA子系統(tǒng)的結(jié)構(gòu)與設(shè)計(jì)本課程設(shè)計(jì)平臺(tái)結(jié)構(gòu)3

個(gè)串口

USB1.1

CPLD觸摸屏EMP7032LCD脈沖觸發(fā)開(kāi)關(guān)(8

位) 64M

SDRAM

以太網(wǎng)ARMDM9000輸入

0/1

控制開(kāi)關(guān)(8

位) 4

個(gè)LEDU1S3C2410X輸出數(shù)碼管(動(dòng)態(tài)

8

位)

NandALTERA

Flash發(fā)光二極管

FD0~FD31

CPLDXilinx

CPLDU11

電平轉(zhuǎn)換外擴(kuò)單片

CON21

EPM7032U50機(jī)接口CON20

XC95144XL電平轉(zhuǎn)換

TI

DSP

HPIFPGA XilinxFPGASDRAM

U30

視DSP

DM642

頻U76

U46SSRAM

EMIF

擴(kuò)XC2V8000

XC2V2000

電平展轉(zhuǎn)換擴(kuò)展分

析接口Altera

CPLD UART

控制器TL16c752BU42擴(kuò)展子

CON1

EPM7032AE Nor

FLASH

sst39vf040板接口

TC44-7CON2SDRAM..FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL發(fā)光二極管FD0~FD31外擴(kuò)單片機(jī)接口CON21CON20輸出數(shù)碼管(動(dòng)態(tài)8

位)輸入0/1

控制開(kāi)關(guān)(8

位)脈沖觸發(fā)開(kāi)關(guān)(8

位)擴(kuò)展子

板接口CON1CON2擴(kuò)展分

析接口Altera

CPLDU42EPM7032AETC44-7電平轉(zhuǎn)換Nor

FLASH

sst39vf040SDRAMUART

控制器TL16c752BDSPEMIF視頻擴(kuò)展4

個(gè)LED64M

SDRAMALTERACPLDU11EPM7032以太網(wǎng)DM9000CPLDU22EMP7032觸摸屏LCDUSB1.13

個(gè)串口NandFlashHPI電平轉(zhuǎn)換電平轉(zhuǎn)換CPLD

U33EMP7032CPLDU22EMP7032FPGA子系統(tǒng)主要包括FPGA：XC2V2000CPLD：XC95144XL外設(shè)：按鍵、LED燈、數(shù)碼管擴(kuò)展接口：AD/DA板、RF板、單片機(jī)板目前最主要的可編程邏輯器件有：FPGA：現(xiàn)場(chǎng)可編程門陣列Field

Programmable

Gate

ArrayCPLD：復(fù)雜的可編程邏輯器件

Complex

Programmable

Logic

Device主要的可編程邏輯器件可編程邏輯器件的共同特征是現(xiàn)場(chǎng)可編程性；現(xiàn)場(chǎng)可編程性：就是指用戶任何時(shí)候都可以通過(guò)電路板上的下載電纜或硬件編程器來(lái)修改FPGA/CPLD的配置，以達(dá)到修改自己設(shè)計(jì)的目的。可編程邏輯器件的特征FPGA/CPLD的優(yōu)點(diǎn)FPGA/CPLD芯片的集成度越來(lái)越高，可實(shí)現(xiàn)高復(fù)雜度的電路功能；研制開(kāi)發(fā)費(fèi)用相對(duì)較低；可以反復(fù)編程、擦除和使用；設(shè)計(jì)周期短；FPGA與CPLD的不同點(diǎn)邏輯單元的粒度不一樣，設(shè)計(jì)靈活性不同；FPGA芯片的邏輯門密度比CPLD芯片高；內(nèi)部連線結(jié)構(gòu)不同，導(dǎo)致延遲特性不同，應(yīng)用場(chǎng)合也有側(cè)重；掉電后，CPLD中的內(nèi)容不丟失，F(xiàn)PGA中的內(nèi)容丟失。3

個(gè)串口

USB1.1

CPLD觸摸屏EMP7032LCD脈沖觸發(fā)開(kāi)關(guān)(8

位) 64M

SDRAM

以太網(wǎng)ARMDM9000輸入

0/1

控制開(kāi)關(guān)(8

位) 4

個(gè)LEDU1S3C2410X輸出數(shù)碼管(動(dòng)態(tài)

8

位)

NandALTERA

Flash發(fā)光二極管

FD0~FD31

CPLDXilinx

CPLDU11

電平轉(zhuǎn)換外擴(kuò)單片

CON21

EPM7032U50機(jī)接口CON20

XC95144XL電平轉(zhuǎn)換

TI

DSP

HPIFPGA XilinxFPGASDRAM

U30

視DSP

DM642

頻U76

U46SSRAM

EMIF

擴(kuò)XC2V8000

XC2V2000

電平展轉(zhuǎn)換擴(kuò)展分

析接口Altera

CPLD UART

控制器TL16c752BU42擴(kuò)展子

CON1

EPM7032AE Nor

FLASH

sst39vf040板接口

TC44-7CON2SDRAM..FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL發(fā)光二極管FD0~FD31外擴(kuò)單片機(jī)接口CON21CON20輸出數(shù)碼管(動(dòng)態(tài)8

位)輸入0/1

控制開(kāi)關(guān)(8

位)脈沖觸發(fā)開(kāi)關(guān)(8

位)擴(kuò)展子

板接口CON1CON2擴(kuò)展分

析接口Altera

CPLDU42EPM7032AETC44-7電平轉(zhuǎn)換Nor

FLASH

sst39vf040SDRAMUART

控制器TL16c752BDSPEMIF視頻擴(kuò)展4

個(gè)LED64M

SDRAMALTERACPLDU11EPM7032以太網(wǎng)DM9000CPLDU22EMP7032觸摸屏LCDUSB1.13

個(gè)串口NandFlashHPI電平轉(zhuǎn)換電平轉(zhuǎn)換CPLD

U33EMP7032CPLDU22EMP7032Virtex-II系列特點(diǎn)：是目前的主流器件；融合了IP核的復(fù)用技術(shù)及定制模塊；系統(tǒng)集成度高達(dá)800萬(wàn)門；內(nèi)部時(shí)鐘速度可達(dá)420MHz；I/O端口的速率在840Mb/s以上；核心工作電壓是1.5V，I/O工作電壓為3.3V；0.15um/0.12um

CMOS工藝，8層結(jié)構(gòu)。1.

XC2V2000結(jié)構(gòu)Xilinx

FPGA典型結(jié)構(gòu)IOB

CLBPI可配置存儲(chǔ)器Virtex-II的結(jié)構(gòu)包括：可編程的輸入/輸出模塊（IOB）；可配置的邏輯塊（CLB）；通用布線陣列（GRM：General

Routing

Matrix）；所有可編程部分由靜態(tài)存儲(chǔ)單元內(nèi)的值控制；存儲(chǔ)器模塊（BLOCK

SelectRAM）；專用乘法器模塊；數(shù)字時(shí)鐘管理器（DCM：Digital

Clock

Manager）。乘法器CLB存儲(chǔ)塊……………DCMIOB全局時(shí)鐘………………Virtex-II的基本結(jié)構(gòu)Virtex-II系列產(chǎn)品的主要性能器件型號(hào)系統(tǒng)門數(shù)CLB（1CLB=4邏輯片=最大128bits）乘法器模塊存儲(chǔ)器模塊DCM數(shù)用戶可使用的最大

I/O數(shù)CLB陣列邏輯片分布存儲(chǔ)器的最大容量(Kbit)容量為

18Kbit的模塊存儲(chǔ)器最大容量

(Kbit)XC2V4040K8·825684472488XC2V8080K16·851216881444120XC2V250250K24·1615364824244328200XC2V500500K32·2430729632325768264XC2V10001M40·32512016040407208432XC2V15001.5M48·40768024048488648528XC2V20002M56·4810752336565610088624XC2V30003M64·56143364489696172812720XC2V40004M80·7223040720120120216012912XC2V60006M96·883379210561441442592121104XC2V80008M112·1044659214561681683024121108連接外部管腳和內(nèi)部邏輯電路；支持目前大部分的I/O標(biāo)準(zhǔn)；（1）可編程的輸入/輸出模塊（IOB）RegOCK1三態(tài)RegOCK2RegOCK1輸出RegOCK2DDR

選擇DDR

選擇RegICK1RegICK2輸入PADIOB開(kāi)關(guān)矩陣差分對(duì)IOBPAD1IOBPAD2IOBPAD3IOBPAD4差分對(duì)在一些I/O標(biāo)準(zhǔn)中，要求外部提供的電源能給一組IOB模塊供電，這一組IOB模塊稱為一個(gè)塊（Bank）；Virtex-II系列FPGA中的IOB模塊被劃分為8個(gè)塊，芯片的每一邊為兩個(gè)塊；好處是外部的電源可以提供給一個(gè)塊中的所有

IOB，而且每個(gè)塊可以設(shè)置成不同的輸入/輸出標(biāo)準(zhǔn)。Bank0Bank1Bank7Bank2Bank6Bank3Bank5Bank4Virtex-II中的IOB塊（2）可配置的邏輯塊（CLB）CLB排列成陣列，實(shí)現(xiàn)組合邏輯和時(shí)序邏輯；每一個(gè)CLB都連接到一個(gè)開(kāi)關(guān)矩陣（SwitchMatrix）上；每一個(gè)CLB包含4個(gè)相同的邏輯片（Slices）和局部快速反饋連接；每個(gè)邏輯片可實(shí)現(xiàn)高達(dá)9個(gè)輸入的邏輯函數(shù)或者16·1比特的分布存儲(chǔ)器。與相鄰單元的快速連接CIN開(kāi)關(guān)矩陣邏輯片X0Y1邏輯片X0Y0邏輯片X1Y1邏輯片X1Y0COUTSHIFT

CINCOUTTBUFTBUF（3）通用布線資源開(kāi)關(guān)矩陣IOB開(kāi)關(guān)矩陣IOB開(kāi)關(guān)矩陣IOB開(kāi)關(guān)矩陣

DCM開(kāi)關(guān)矩陣開(kāi)關(guān)矩陣IOB開(kāi)關(guān)矩陣CLB開(kāi)關(guān)矩陣CLB開(kāi)關(guān)矩陣可選擇存儲(chǔ)塊乘法器開(kāi)關(guān)矩陣開(kāi)關(guān)矩陣IOB開(kāi)關(guān)矩陣CLB開(kāi)關(guān)矩陣CLB開(kāi)關(guān)矩陣開(kāi)關(guān)矩陣開(kāi)關(guān)矩陣IOB開(kāi)關(guān)矩陣CLB開(kāi)關(guān)矩陣CLB開(kāi)關(guān)矩陣開(kāi)關(guān)矩陣開(kāi)關(guān)矩陣IOB開(kāi)關(guān)矩陣CLB開(kāi)關(guān)矩陣CLB開(kāi)關(guān)矩陣開(kāi)關(guān)矩陣Virtex

–II中的布線資源24條水平長(zhǎng)線24條垂直長(zhǎng)線120

條水平六邊形連線120

條垂直六邊形連線40

條水平雙重連線40

條垂直雙重連線16

條直接連線（四個(gè)方向）8

條快速連接線多結(jié)構(gòu)的布線資源（4）18K比特的存儲(chǔ)塊提供更加集中的存儲(chǔ)器資源；每一個(gè)存儲(chǔ)塊是完全的雙端口RAM；可以配置成各種容量的單端口或雙端口RAM。（5）專用乘法器嵌入式乘法器模塊，可以完成18·18比特有符號(hào)數(shù)的乘法，乘數(shù)為二進(jìn)制補(bǔ)碼形式，輸出為36位?？梢酝瓿蓴?shù)字信號(hào)處理中的乘/累加運(yùn)算（MAC）。A[17:0]18·18乘法器B[17:0]P[35:0]（6）數(shù)字時(shí)鐘管理器（DCM）DCM可以對(duì)時(shí)鐘的相位和頻率進(jìn)行高精度地控制，包括時(shí)鐘的去偏移、頻率合成和移相等操作；通過(guò)使用全數(shù)字反饋系統(tǒng)，在操作過(guò)程中補(bǔ)償溫度和電壓變化對(duì)時(shí)鐘的影響；所有的DCM時(shí)鐘輸出可以同時(shí)驅(qū)動(dòng)通用布線資源。XC2V2000管腳分布采用676個(gè)管腳的FG676

小間距（Fine-Pitch）BGA封裝，其中用戶可用的有456個(gè)管腳。XC2V2000芯片管腳說(shuō)明XC2V2000

FPGA的配置配置模式從-串模式主-串模式從-SelectMAP模式主-SelectMAP模式邊界掃描JTAG模式（IEEE

1532/IEEE

1149）Virtex-Ⅱ配置模式管腳設(shè)置配置模式M2M1M0CCLK方向數(shù)據(jù)寬度串行DOUT主-串行000OUT1Yes從-串行111IN1Yes主-SelectMAP011OUT8No從-SelectMAP110IN8No邊界掃描101N/A1No與配置相關(guān)的管腳配置過(guò)程的三個(gè)處理階段清除配置存儲(chǔ)器；將配置數(shù)據(jù)裝入存儲(chǔ)器；激活邏輯。FPGA配置電路時(shí)鐘電路FPGA四個(gè)全局時(shí)鐘的連接關(guān)系晶振頻率全局時(shí)鐘FPGA引腳備注OSC248MHzGCLK2AC14通過(guò)S11開(kāi)關(guān)控制四個(gè)全局時(shí)鐘引腳的時(shí)鐘連接（OFF/ON）：OFF時(shí)不提供相應(yīng)的全局時(shí)鐘，ON時(shí)提供OSC348MHzGCLK1AB1348MHz的時(shí)鐘。OSC448MHzGCLK3AD14OSC548MHzGCLK0AC13.FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL發(fā)光二極管FD0~FD31外擴(kuò)單片機(jī)接口CON21CON20輸出數(shù)碼管(動(dòng)態(tài)8

位)輸入0/1控制開(kāi)關(guān)(8

位)脈沖觸發(fā)開(kāi)關(guān)(8

位)擴(kuò)展子

板接口CON1CON2擴(kuò)展分

析接口Altera

CPLDU42EPM7032AETC44-7電平轉(zhuǎn)換Nor

FLASH

sst39vf040SDRAMUART

控制器TL16c752BDSPEMIF視頻擴(kuò)展4

個(gè)LED64M

SDRAMALTERACPLDU11EPM7032以太網(wǎng)DM9000CPLDU22EMP7032觸摸屏LCDUSB1.13

個(gè)串口NandFlashHPI電平轉(zhuǎn)換電平轉(zhuǎn)換CPLD

U33EMP7032CPLDU22EMP70322.

XC95144XL芯片結(jié)構(gòu)8個(gè)功能塊，18宏單元/塊；144個(gè)宏單元，3200個(gè)用戶可用門；系統(tǒng)頻率最高178MHz；最小pin-to-pin延時(shí)是5ns

；最多117個(gè)用戶可用I/O引腳；支持JTAG接口；I/O電壓3.3V或5.0V；CMOS

5V

FastFLASH技術(shù)。CPLD典型結(jié)構(gòu)IOBCLBPILABPIALABLABLABLABLABIOBIOBIOBIOBIOBIOBFPGACPLDXC95144XL芯片結(jié)構(gòu)XC95144XL芯片封裝TQFP的封裝圖.FPGAU76XC2V8000Xilinx

FPGAU46XC2V2000TI

DSPU30DM642ARMU1S3C2410XSDRAMSSRAMXilinx

CPLDU50XC95144XL發(fā)光二極管FD0~FD31外擴(kuò)單片機(jī)接口CON21CON20輸出數(shù)碼管(動(dòng)態(tài)8

位)輸入0/1控制開(kāi)關(guān)(8

位)脈沖觸發(fā)開(kāi)關(guān)(8

位)擴(kuò)展子

板接口CON1CON2擴(kuò)