第-4-章-存儲器系統(tǒng)-計(jì)算機(jī)組成原理課件

2023/7/231第四章存儲器系統(tǒng)

?修訂第1版2016.92023/7/232存儲器的分類及主要技術(shù)指標(biāo)

存儲系統(tǒng)的層次結(jié)構(gòu)半導(dǎo)體存儲器的工作原理存儲器與CPU的連接輔助存儲器的工作原理Cache的工作原理并行存儲系統(tǒng)

本章學(xué)習(xí)內(nèi)容2023/7/2334.1存儲器概述存儲器：計(jì)算機(jī)的存儲部件，用于存放程序和數(shù)據(jù)。計(jì)算機(jī)發(fā)展的重要問題之一，就是如何設(shè)計(jì)容量大、速度快、價(jià)格低的存儲器。2023/7/2344.1.1存儲器的分類1．按與CPU的連接和功能分類(1)主存儲器

CPU能夠直接訪問的存儲器。用于存放當(dāng)前運(yùn)行的程序和數(shù)據(jù)。主存儲器設(shè)在主機(jī)內(nèi)部，所以又稱內(nèi)存儲器。簡稱內(nèi)存或主存。2023/7/235(2)輔助存儲器為解決主存容量不足而設(shè)置的存儲器，用于存放當(dāng)前不參加運(yùn)行的程序和數(shù)據(jù)。當(dāng)需要運(yùn)行程序和數(shù)據(jù)時(shí)，將它們成批調(diào)入內(nèi)存供CPU使用。CPU不能直接訪問輔助存儲器。輔助存儲器屬于外部設(shè)備，所以又稱為外存儲器，簡稱外存或輔存。2023/7/236(3)高速緩沖存儲器（Cache）Cache是一種介于主存與CPU之間用于解決CPU與主存間速度匹配問題的高速小容量的存儲器。Cache用于存放CPU立即要運(yùn)行或剛使用過的程序和數(shù)據(jù)。2023/7/2372．按存取方式分類(1)隨機(jī)存取存儲器(RAM)RAM存儲器中任何單元的內(nèi)容均可按其地址隨機(jī)地讀取或?qū)懭?，且存取時(shí)間與單元的物理位置無關(guān)。RAM主要用于組成主存。(2)只讀存儲器(ROM)ROM存儲器中任何單元的內(nèi)容只能隨機(jī)地讀出而不能隨便寫入和修改。ROM可以作為主存的一部分，用于存放不變的程序和數(shù)據(jù)，與RAM分享相同的主存空間。ROM還可以用作其它固定存儲器，如存放微程序的控制存儲器、存放字符點(diǎn)陣圖案的字符發(fā)生器等。2023/7/238(3)順序存取存儲器(SAM)SAM存儲器所存信息的排列、尋址和讀寫操作均是按順序進(jìn)行的，并且存取時(shí)間與信息在存儲器中的物理位置有關(guān)。如磁帶存儲器，信息通常是以文件或數(shù)據(jù)塊形式按順序存放，信息在載體上沒有唯一對應(yīng)的地址，完全按順序存放或讀取。(4)直接存取存儲器（DAM）DAM是介于RAM和SAM之間的存儲器。也稱半順序存儲器。典型的DAM就是磁盤。當(dāng)對磁盤進(jìn)行信息存取時(shí)，先進(jìn)行尋道，屬于隨機(jī)方式，然后在磁道中尋找扇區(qū)，屬于順序方式。2023/7/239

3．按存儲介質(zhì)分類存儲介質(zhì)：具有兩個(gè)穩(wěn)定物理狀態(tài)，可用來記憶二進(jìn)制代碼的物質(zhì)或物理器件。目前，構(gòu)成存儲器的存儲介質(zhì)主要是半導(dǎo)體器件和磁性材料。(1)磁存儲器

磁存儲器就是采用磁性材料制成的存儲器。磁存儲器是利用磁性材料的的兩個(gè)不同剩磁狀態(tài)存放二進(jìn)制代碼“0”和“1”。早期有磁芯存儲器，現(xiàn)多為磁表面存儲器，如磁盤、磁帶等。2023/7/2310磁芯存儲器2023/7/23113.5英寸軟盤2023/7/2312硬盤2023/7/2313(2)半導(dǎo)體存儲器半導(dǎo)體存儲器是用半導(dǎo)體器件組成的存儲器。根據(jù)制造工藝不同，可分為雙極型和MOS型。2023/7/2314U盤2023/7/2315(3)光存儲器利用光學(xué)原理制成的存儲器，它是通過能量高度集中的激光束照在基體表面引起物理的或化學(xué)的變化，記憶二進(jìn)制信息。如光盤存儲器。2023/7/2316光盤和光驅(qū)2023/7/2317(1)易失性存儲器電源掉電后，信息自動(dòng)丟失。如半導(dǎo)體RAM。(2)非易失性存儲器電源掉電后，信息仍能繼續(xù)保存。如ROM、磁盤、光盤等。4.按信息的可保存性分類2023/7/23184.1.2主存儲器的組成和基本操作2023/7/2319⑴存儲陣列（存儲體）存儲陣列是存儲器的核心部分，它是存儲二進(jìn)制信息的主體，也稱為存儲體。存儲陣列是由大量存儲單元電路按一定的陣列形式排列起來構(gòu)成的。為了區(qū)分存儲陣列中的各個(gè)存儲單元，需要對它們進(jìn)行統(tǒng)一編號，這個(gè)編號稱為存儲單元的地址。因?yàn)榈刂凡捎枚M(jìn)制進(jìn)行編碼，所以又稱為地址碼。2023/7/2320存儲單元的地址存儲單元的地址是存儲體中每個(gè)存儲單元被賦予的唯一的編號。存儲單元的地址用于區(qū)別不同的存儲單元。要對某一存儲單元進(jìn)行存取操作，必須首先給出被訪問的存儲單元的地址。2023/7/2321編址單位：存儲器中可尋址的最小單位。

①按字節(jié)編址：相鄰的兩個(gè)單元是兩個(gè)字節(jié)。②按字編址：相鄰的兩個(gè)單元是兩個(gè)機(jī)器字。目前多數(shù)計(jì)算機(jī)是按字節(jié)編址的，即最小可尋址單位是一個(gè)字節(jié)。存儲單元的編址2023/7/2322例如一個(gè)32位字長的按字節(jié)尋址計(jì)算機(jī)，一個(gè)機(jī)器字中包含四個(gè)可單獨(dú)尋址的字節(jié)單元。當(dāng)需要訪問一個(gè)字，即需要同時(shí)訪問4個(gè)字節(jié)時(shí)，可以按地址的整數(shù)邊界進(jìn)行存取。這時(shí)每個(gè)字的編址中最低2位的二進(jìn)制數(shù)必須是“00”，這樣可以由地址的低兩位來區(qū)分不同的字節(jié)。2023/7/2323地址11100100000032100100765410001110981100151413122023/7/2324⑵地址寄存器：用于存放所要訪問的存儲單元的地址。要對某一單元進(jìn)行存取操作，首先應(yīng)通過地址總線將被訪問單元地址存放到地址寄存器中。⑶

地址譯碼與驅(qū)動(dòng)電路：用于對地址寄存器中的地址進(jìn)行譯碼，通過對應(yīng)的地址選擇線到存儲陣列中找到所要訪問的存儲單元，并提供驅(qū)動(dòng)信號驅(qū)動(dòng)其完成指定的存取操作。2023/7/2325⑷讀寫電路：根據(jù)CPU發(fā)出的讀寫控制命令，控制對存儲單元的讀寫。⑸

數(shù)據(jù)寄存器：暫存需要寫入或讀出的數(shù)據(jù)。數(shù)據(jù)寄存器是存儲器與計(jì)算機(jī)其它功能部件聯(lián)系的橋梁。⑹

時(shí)序控制電路：用于接收來自CPU的讀寫控制信號，產(chǎn)生存儲器操作所需的各種時(shí)序控制信號，控制存儲器完成指定的操作。如果存儲器采用異步控制方式，當(dāng)一個(gè)存取操作完成后，該控制電路還應(yīng)給出存儲器操作完成（MFC）信號。2023/7/2326主存與CPU的連接及主存的操作主存儲器用于存放CPU正在運(yùn)行的程序和數(shù)據(jù)。主存與CPU之間通過總線進(jìn)行連接。2023/7/2327主存的操作過程MAR：地址寄存器MDR：數(shù)據(jù)寄存器CPU讀操作（取操作）地址（MAR）ABMEM讀命令（Read）CBMEMMEM存儲單元內(nèi)容（M）DBMDRCPU寫操作（存操作）地址（MAR）ABMEM寫命令（Write）CBMEMMEM存儲單元MDBMDR2023/7/2328同步控制方式：數(shù)據(jù)傳送在固定的時(shí)間間隔內(nèi)完成，即在一個(gè)存取周期內(nèi)完成。異步控制方式：數(shù)據(jù)傳送的時(shí)間不固定，存儲器在完成讀/寫操作后，需向CPU回送“存儲器功能完成”信號（MFC），表示一次數(shù)據(jù)傳送完成。目前多數(shù)計(jì)算機(jī)采用同步方式控制CPU與主存之間的數(shù)據(jù)傳送。異步傳送方式允許選用具有不同存取速度的存儲器作為主存。CPU與主存之間的數(shù)據(jù)傳送控制方式2023/7/23294.1.3存儲器的主要性能指標(biāo)衡量半導(dǎo)體存儲器的主要技術(shù)指標(biāo)：1．存儲容量：半導(dǎo)體存儲芯片所能存儲的二進(jìn)制信息的位數(shù)。存儲容量的表示：①存儲芯片通常采用“位”來表示其容量。

如：256Mbit。有時(shí)也用存儲單元數(shù)與每個(gè)單元的位數(shù)的乘積表示。如：512K×16位，表示存儲芯片有512K個(gè)單元，每個(gè)單元為16位，共有8388608=223bit。②討論計(jì)算機(jī)系統(tǒng)存儲器的容量時(shí)，常用字節(jié)表示存儲容量，例如4MB、16MB分別表示存儲器中可容納4兆和16兆個(gè)字節(jié)信息。2023/7/23302．速度速度是存儲芯片的一項(xiàng)重要技術(shù)指標(biāo)。由于存儲芯片的工作速度慢于CPU的工作速度，所以存儲芯片的工作速度直接影響著CPU執(zhí)行指令的速度。⑴訪問時(shí)間（取數(shù)時(shí)間tA）從啟動(dòng)一次存儲器存取操作到完成該操作所經(jīng)歷的時(shí)間。即從存儲器接到CPU發(fā)出的讀/寫命令和地址信號到數(shù)據(jù)讀入MDR/從MDR寫入MEM所需的時(shí)間。讀出時(shí)間：從存儲器接到有效地址開始到產(chǎn)生有效輸出所需的時(shí)間。寫入時(shí)間：從存儲器接到有效地址開始到數(shù)據(jù)寫入被選中單元為止所需的時(shí)間。

2023/7/2331與tA相關(guān)的參數(shù)：tCA：指從加載到存儲器芯片上的（）引腳上的選片信號有效開始，直到讀取的數(shù)據(jù)或指令在存儲器芯片的數(shù)據(jù)引腳上可以使用為止的時(shí)間間隔。tOE：對于某些ROM芯片，指從讀信號（OE）有效開始，直到讀取的數(shù)據(jù)或指令在存儲器芯片的數(shù)據(jù)引腳上可以使用為止的時(shí)間間隔。2023/7/23322023/7/2333⑵存取周期（存儲周期、讀寫周期TM）對存儲器連續(xù)進(jìn)行兩次存取操作所需要的最小時(shí)間間隔。由于存儲器進(jìn)行一次存取操作后，需有一定的恢復(fù)時(shí)間，所以通常存儲周期TM大于訪問時(shí)間tA。半導(dǎo)體存儲器的存取周期TMTM＝tA＋一定的恢復(fù)時(shí)間MOS型存儲器的TM約100ns雙極型TTL存儲器的TM約10ns2023/7/2334帶寬是指存儲器單位時(shí)間內(nèi)所存取的二進(jìn)制信息的位數(shù)。帶寬也稱存儲器數(shù)據(jù)傳輸率、頻寬Bm帶寬的單位：位/秒、字節(jié)/秒、兆字節(jié)/秒3.存儲器總線帶寬2023/7/2335帶寬的計(jì)算1.帶寬＝每個(gè)存取周期訪問的位數(shù)/存取周期。例如，存取周期為500ns，每個(gè)存取周期可訪問16位二進(jìn)制數(shù)據(jù)，則它的帶寬為32Mb/s2.帶寬＝存儲器總線寬度/存取周期。W：存儲器總線的寬度，對于單體存儲器，W就是數(shù)據(jù)總線的根數(shù)。2023/7/2336提高存儲器速度的途徑①采用高速器件②減少存取周期TM，如引入Cache。③提高總線寬度W，如采用多體交叉存儲方式。④采用雙端口存儲器。⑤加長存儲器字長。2023/7/23374．價(jià)格存儲器的價(jià)格常用每位的價(jià)格來衡量。設(shè)存儲器容量為S位，總價(jià)格為C總，每位價(jià)格為cc＝C總/SC總不僅包含存儲器組件本身的價(jià)格，也包括為該存儲器操作服務(wù)的外圍電路的價(jià)格。存儲器的總價(jià)格與存儲容量成正比，與存儲周期成反比。2023/7/2338除上述幾個(gè)指標(biāo)外，影響存儲器性能的因素還有功耗、可靠性等。2023/7/2339容量、速度、價(jià)格三個(gè)指標(biāo)是相互矛盾、相互制約的。高速的存儲器往往價(jià)格也高，因而容量也不可能很大。為了較好地解決存儲器容量、速度與價(jià)格之間的矛盾，在現(xiàn)代計(jì)算機(jī)系統(tǒng)中，通常都是通過輔助軟、硬件，將不同容量、不同速度、不同價(jià)格的多種類型的存儲器組織成統(tǒng)一的整體。即構(gòu)成存儲器系統(tǒng)的多級層次結(jié)構(gòu)。4.1.4存儲器系統(tǒng)的層次結(jié)構(gòu)2023/7/2340存儲器層次結(jié)構(gòu)輔助軟硬件輔助硬件2023/7/2341⑴訪問時(shí)間逐漸增長寄存器的訪問時(shí)間是幾個(gè)納秒高速緩存的訪問時(shí)間是寄存器訪問時(shí)間的幾倍主存儲器的訪問時(shí)間是幾十個(gè)納秒磁盤的訪問時(shí)間最少10ms以上磁帶和光盤的訪問時(shí)間以秒來計(jì)量。

存儲器層次結(jié)構(gòu)自上而下的特點(diǎn)2023/7/2342⑵存儲容量逐漸增大寄存器的容量約幾到幾百字節(jié)Cache約幾百KB到若干MB主存通常為若干GB磁盤的容量為幾百GB到若干TB磁帶和光盤一般脫機(jī)存放，其容量只受限于用戶的預(yù)算。2023/7/2343⑶存儲器每位的價(jià)格逐漸降低例如主存的價(jià)格約每兆字節(jié)幾角磁盤的價(jià)格是每兆字節(jié)幾分或更低磁帶的價(jià)格是每G字節(jié)幾元或更低2023/7/2344Cache——

主存層次主要解決速度問題通過輔助硬件，把主存和Cache構(gòu)成統(tǒng)一整體，使它具有接近Cache的速度、主存的容量和接近于主存的平均價(jià)格。主存——

輔存層次主要解決容量問題大量的信息存放在大容量的輔助存儲器中，當(dāng)需要使用這些信息時(shí)，借助輔助軟、硬件，自動(dòng)地以頁或段為單位成批調(diào)入主存中。2023/7/23454.2半導(dǎo)體隨機(jī)存儲器半導(dǎo)體存儲器的分類2023/7/23464.2.1半導(dǎo)體隨機(jī)存儲器的分類

隨機(jī)存取存儲器是指可讀可寫的存儲器，也被稱為可讀寫存儲器RAM(RandomAccessMemory)。

1）靜態(tài)RAM（StaticRAM，SRAM）SRAM中每一個(gè)存儲單位都由一個(gè)觸發(fā)器構(gòu)成，可以存儲一個(gè)二進(jìn)制位，只要不斷電就可以保持其中存儲的二進(jìn)制數(shù)據(jù)不丟失。

SRAM的特點(diǎn)是讀寫速度快，但通常容量不是很大。SRAM屬于易失性存儲器，斷電后會丟失其中存儲的內(nèi)容。

2023/7/23472）動(dòng)態(tài)RAM

（DynamicRAM，DRAM）

DRAM采用MOS管和電容存儲信息。DRAM減少了每一個(gè)存儲單位中所需要的晶體管的數(shù)目，大大提高了存儲密度。但由于電容本身不可避免地會產(chǎn)生漏電，因此DRAM存儲器需要頻繁的刷新操作。與SRAM相比，DRAM的存儲密度高、功耗小，但因?yàn)楸仨毢兴⑿码娐罚栽陔娐飞媳容^復(fù)雜。DRAM同樣屬于易失性存儲器，斷電后會丟失其中存儲的內(nèi)容。2023/7/23483）非易失性RAM

(NVRAM)

NVRAM(NonVolatileRAM)通常是指斷電后所存儲的數(shù)據(jù)不會丟失的隨機(jī)存儲器。NVRAM結(jié)合了RAM和ROM的優(yōu)點(diǎn)：RAM可隨機(jī)讀寫，ROM的內(nèi)容斷電后不會丟失。2023/7/2349為實(shí)現(xiàn)斷電后不丟失信息，NVRAM采用的技術(shù)：(1)使用由CMOS構(gòu)成的功耗極低的SRAM存儲單元。(2)內(nèi)部使用鋰電池作為后備電源。(3)使用智能控制電路。

該電路一直監(jiān)控著存儲芯片的電源引腳，若外部提供的電能過低，使其無法正常地保持芯片中所存儲的內(nèi)容，控制電路就會自動(dòng)切換到內(nèi)部電源，啟用鋰電池對芯片供電，從而保障在外部電源斷開的情況下給芯片供電，保證芯片的內(nèi)容不丟失。2023/7/23504.2.2半導(dǎo)體隨機(jī)存取存儲器單元電路

1.靜態(tài)RAM單元電路

靜態(tài)MOS存儲單元利用觸發(fā)器的兩個(gè)穩(wěn)定狀態(tài)存儲二進(jìn)制信息。例：六管靜態(tài)MOS存儲單元電路

2023/7/2351例：六管靜態(tài)MOS存儲單元電路各MOS管的作用：T1、T2構(gòu)成觸發(fā)器，用于存儲一位二進(jìn)制信息位。T3、T4是觸發(fā)器的兩個(gè)負(fù)載管。T5、T6為門控管，通過連接在T5、T6柵極上的字線W，可以控制觸發(fā)器電路與位線b和b’的聯(lián)系。2023/7/2352寫入時(shí)，先在字線W上加載表示選中了這個(gè)存儲單元的高電平，使T5、T6呈現(xiàn)導(dǎo)通狀態(tài)，通過控制位線b和b’上的電平，決定寫入的信息是“0”還是“1”。

讀出時(shí)，先在字線W上加載表示選中了這個(gè)存儲單元的高電平，使T5、T6呈現(xiàn)導(dǎo)通狀態(tài)，根據(jù)觸發(fā)器中T1、T2的狀態(tài)，可以在位線b和b’上讀取相應(yīng)的信息。對靜態(tài)MOS存儲單元中存儲信息的讀出是非破壞性的。2023/7/23532.動(dòng)態(tài)RAM單元電路

例：單管動(dòng)態(tài)MOS存儲單元電路該單元電路用電容C存儲二進(jìn)制信息。若C上存有電荷，表示存儲的信息為“l(fā)”，若C上無電荷，表示存儲的信息為“0”。當(dāng)加載在字線W上的電平為低電平時(shí)，MOS管T截止，表示電路不被選中，保持原存儲的信息不變。

2023/7/2354寫入時(shí)，先在字線W上加載高電平，表示選中該存儲單元，使MOS管T導(dǎo)通。當(dāng)需寫入的信息為“1”時(shí)，就在位線b上加載高電平，對電容C充電，使其存有電荷，實(shí)現(xiàn)寫“1”；當(dāng)需寫入的信息為“0”時(shí)，就在位線b上加載低電平，使電容C能夠通過管T和位線b放掉其中的電荷，實(shí)現(xiàn)寫“0”。2023/7/2355讀出時(shí)，先在字線W上加載高電平，表示選中該存儲單元，使MOS管T導(dǎo)通。若原存儲的信息為“1”，即C中有電荷存儲，則C中電荷經(jīng)過管T向位線b泄放，使得位線b上有微弱電流流動(dòng)，該信號經(jīng)過讀出再生放大器放大后，輸出信息“1”；若原存儲的信息為“0”，即C中無電荷存儲，因此位線b上不會產(chǎn)生電流的流動(dòng)，這樣讀出再生放大器輸出的信息為“0”。由于在讀取信息“1”時(shí)，位線b上電流流動(dòng)很微弱，所以要求讀出再生放大器需要具有較高的靈敏度。

2023/7/2356單管動(dòng)態(tài)MOS存儲單元電路是靠存儲在電容中的電荷泄放來檢測信息的。當(dāng)讀出信息“1”時(shí)，由于電荷釋放，存儲單元電路的狀態(tài)將被破壞，因此其讀出過程是破壞性的。單管動(dòng)態(tài)MOS存儲單元電路在信息被讀出后，必須采取再生措施，即讀出信息后要立即重寫該信息。因此電路中的讀出再生放大器均具有讀出再生功能。2023/7/23574.2.3半導(dǎo)體隨機(jī)存儲器芯片的結(jié)構(gòu)及實(shí)例一個(gè)存儲單元電路存儲一位二進(jìn)制信息。把大量存儲單元電路按一定的形式排列起來，即構(gòu)成存儲體。存儲體一般都排列成陣列形式，所以又稱作存儲陣列。把存儲體及其外圍電路（包括地址譯碼與驅(qū)動(dòng)電路、讀寫放大電路及時(shí)序控制電路等）集成在一塊硅片上，稱為存儲器組件。存儲器組件經(jīng)過各種形式的封裝后，通過引腳引出地址線、數(shù)據(jù)線、控制線及電源與地線等，就制成了半導(dǎo)體存儲器芯片。

2023/7/2358存儲器芯片一般做成雙列直插形式，有若干引腳引出地址線、數(shù)據(jù)線、控制線及電源與地線等。半導(dǎo)體存儲器芯片一般有兩種結(jié)構(gòu)：字片式結(jié)構(gòu)和位片式結(jié)構(gòu)?！瑼n－1～0…Dm－1～0R/WCS電源地線2023/7/23591.

字片式結(jié)構(gòu)的半導(dǎo)體存儲器芯片例：64字×8位字片式結(jié)構(gòu)存儲器芯片內(nèi)部結(jié)構(gòu)

2023/7/236064字×8位的存儲體中共有64行，每一行組成一個(gè)存儲單元，即一個(gè)編址單位，存放一個(gè)8位的二進(jìn)制字。每個(gè)存儲單元電路接出一根字線和兩根位線。一行中所有存儲單元電路用同一根字線Wi連在一起，連接到地址譯碼器的對應(yīng)的輸出端。存儲體中所有存儲單元的相同位組成一列，一列中所有單元電路的兩根位線分別連在一起，并使用一個(gè)讀/寫放大電路，與雙向數(shù)據(jù)線Dj相連。2023/7/2361存儲器芯片接收到的6位存儲單元的地址后，經(jīng)地址譯碼器譯碼選中某一輸出端Wi有效，與該輸出端相聯(lián)的一行中的每個(gè)單元電路同時(shí)進(jìn)行讀/寫操作，從而實(shí)現(xiàn)了對一個(gè)存儲單元中所有位的同時(shí)讀/寫。單譯碼方式（一維譯碼）：對接收到的存儲單元地址僅進(jìn)行一個(gè)方向譯碼。2023/7/2362讀/寫控制線R/W

：控制存儲芯片的讀/寫操作。片選控制線

CS：CS為低電平時(shí)，選中芯片工作；CS為高電平時(shí)，芯片不被選中。操作00寫01讀1×未選中2023/7/2363字片式結(jié)構(gòu)存儲器芯片，由于采用單譯碼方案，有多少個(gè)存儲字，就有多少個(gè)譯碼驅(qū)動(dòng)電路，所需譯碼驅(qū)動(dòng)電路多。雙譯碼方式（二維譯碼）：采用行列譯碼的方式，位于選中的行和列的交叉處的存儲單元被唯一選中。采用雙譯碼方式的存儲芯片即位片式結(jié)構(gòu)存儲器芯片。2023/7/23642.

位片式結(jié)構(gòu)的半導(dǎo)體存儲器芯片例：4k×1位位片式結(jié)構(gòu)存儲器芯片的內(nèi)部結(jié)構(gòu)2023/7/23654K×1位的位片式存儲器芯片中有4096個(gè)存儲單元電路，排列成64×64的陣列。4096個(gè)單元需12位地址。將12位地址分為6位行地址和6位列地址。對于給定的訪存地址，經(jīng)行、列地址譯碼后，選中一根行地址選擇線Xi和列地址選擇線Yj有效。行地址選擇線Xi用于選中存儲陣列某一行中的64個(gè)存儲電路進(jìn)行讀/寫操作。列地址選擇線Yj用于控制64個(gè)多路轉(zhuǎn)接開關(guān)中的某一個(gè)，使被選中的多路轉(zhuǎn)接開關(guān)的兩個(gè)MOS管呈“開”狀態(tài)，將該列的位線與讀/寫電路接通。其余63個(gè)沒被選中的多路轉(zhuǎn)接開關(guān)的兩個(gè)MOS管則呈“關(guān)”狀態(tài)，將相應(yīng)位線與讀/寫電路斷開。2023/7/2366當(dāng)選中存儲芯片工作時(shí)，首先給定訪存地址，并給出片選信號CS和讀寫信號R/W，通過對行、列地址的譯碼，找到被選中的行和列交叉處的唯一一個(gè)存儲單元電路，讀出或?qū)懭胍晃欢M(jìn)制信息。采用雙譯碼方案，對于4096個(gè)字只需128個(gè)譯碼驅(qū)動(dòng)電路。而若采用單譯碼方案，4096個(gè)字將需4096個(gè)譯碼驅(qū)動(dòng)電路。2023/7/23673.半導(dǎo)體RAM芯片實(shí)例1）Intel2114芯片Intel2114是1K×4位的靜態(tài)MOS存儲器芯片。采用N-MOS工藝制作，雙列直插式封裝。共18個(gè)引腳。A9～A0：10根地址線，用于尋址1024個(gè)存儲單元I/O4～I(xiàn)/O1：4根雙向數(shù)據(jù)線CS：片選信號線WE：讀/寫控制線+5V：5V電源線GND：地線2023/7/2368三態(tài)門Y0Y15X0X63……三態(tài)門2023/7/23692114芯片的存儲陣列結(jié)構(gòu)

2023/7/23702114芯片由存儲體、地址緩沖器、地址譯碼器、讀/寫控制電路及三態(tài)輸入輸出緩沖器組成。存儲體中共有4096個(gè)六管存儲單元電路，排列成64×64陣列。地址譯碼采用二維譯碼結(jié)構(gòu)，10位地址碼分成兩組，A8～A3作為6位行地址，經(jīng)行地址譯碼器驅(qū)動(dòng)64根行選擇線。A2～A0及A9作為4位列地址，經(jīng)列地址譯碼器驅(qū)動(dòng)16根列選擇線，每根列選擇線同時(shí)選中64列中的4列，控制4個(gè)轉(zhuǎn)接電路，控制被選中的4列存儲電路的位線與I/O電路的接通。被選的行選擇線與列選擇線的交叉處的4個(gè)存儲單元電路，就是所要訪問的存儲字。4個(gè)存儲單元電路對應(yīng)一個(gè)字的4位。2023/7/23712114存儲器芯片的讀/寫操作由片選信號CS與讀/寫控制信號WE控制。CS為高電平時(shí)，輸入與輸出的三態(tài)門均關(guān)閉，不能與外部的數(shù)據(jù)總線交換信息。CS為低電平時(shí)，芯片被選中工作，若WE為低電平，則打開4個(gè)輸入三態(tài)門，數(shù)據(jù)總線上的信息被寫入被選的存儲單元；若WE為高電平，打開4個(gè)輸出三態(tài)門，從被選的存儲單元中讀出信息并送到數(shù)據(jù)總線上。2023/7/23722)TMS4116芯片TMS4116是由單管動(dòng)態(tài)MOS存儲單元電路構(gòu)成的動(dòng)態(tài)RAM芯片。容量為16k×1位。16k的存儲器應(yīng)有14根地址線，為了節(jié)省引腳，該芯片只使用7根地址線A6～A0，采用分時(shí)復(fù)用技術(shù)，分兩次把14位地址送入芯片。行地址選通信號RAS：用于將低7位地址A6～A0打入行地址緩沖器鎖存。列地址選通信號CAS：用于將高7位地址A13～A7，打入列地址緩沖器鎖存。2023/7/2373TMS4116的外部引腳2023/7/2374TMS4116的內(nèi)部邏輯結(jié)構(gòu)2023/7/237516k×1位共16384個(gè)單管MOS存儲單元電路，排列成128×128的陣列，并將其分為兩組，每組為64行×128列。每根行選擇線控制128個(gè)存儲電路的字線。列選擇線控制讀出再生放大器與I/O緩沖器的接通，控制數(shù)據(jù)的讀出或?qū)懭?。每一根列選擇線控制一個(gè)讀出再生放大器，128列共有128個(gè)讀生再生放大器，一列中的128個(gè)存儲電路分為兩組，每64個(gè)存儲電路為一組，兩組存儲電路的位線分別接入讀出再生放大器的兩端。2023/7/2376TMS4116的存儲陣列結(jié)構(gòu)

2023/7/2377行地址經(jīng)行地址譯碼選中某一根行線有效，接通此行上的128個(gè)存儲電路中的MOS管，使電容所存信息分別送到128個(gè)讀出再生放大器放大。同時(shí)，經(jīng)放大后的信息又回送到原電路進(jìn)行重寫，使信息再生。列地址經(jīng)列地址譯碼選中某根列線有效，接通相應(yīng)的列控制門，將該列上讀出放大器輸出的信息送入I/O緩沖器，經(jīng)數(shù)據(jù)輸出寄存器通過數(shù)據(jù)輸出引腳DOUT輸出到系統(tǒng)數(shù)據(jù)總線上。TMS4116的讀出2023/7/2378TMS4116的寫入首先將要寫入的信息通過數(shù)據(jù)輸入引腳DIN經(jīng)由數(shù)據(jù)輸入寄存器、I/O緩沖器送入被選列的讀出再生放大器中，然后再寫入行、列同時(shí)被選中的存儲單元。為寫允許控制線為高電平，讀出；為低電平，寫入。TMS4116芯片沒有專門設(shè)置選片信號，一般用

信號兼做選片控制信號。只有當(dāng)有效（低電平）時(shí)，芯片才工作。

2023/7/2379TMS4116的刷新當(dāng)某個(gè)存儲單元被選中進(jìn)行讀/寫操作時(shí)，該單元所在行的其余127個(gè)存儲電路也將自動(dòng)進(jìn)行一次讀出再生操作，即完成一次刷新操作。TMS4116的刷新是按行進(jìn)行的，每次只加行地址，不加列地址，即可實(shí)現(xiàn)被選行上的所有存儲電路的刷新。即一次可以刷新128個(gè)存儲單元電路。2023/7/2380TMS4116的讀出再生放大器電路2023/7/2381放大器由T1、T2、T3、T4組成，T6、T7與Cs是兩個(gè)預(yù)選單元，由XW1與XW2控制。讀寫前，先使兩個(gè)預(yù)選單元中的電容Cs預(yù)充電到0與1電平的中間值，并使控制信號φ1＝0，φ2＝1，使T3、T4截止，T5導(dǎo)通，使讀出放大器兩端Wl、W2處于相同電位。2023/7/2382讀出先使φ2＝0，T5截止。放大器處于不穩(wěn)定平衡狀態(tài)。這時(shí)使φ1＝1，T3、T4導(dǎo)通，T1、T2、T3、T4構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，其穩(wěn)定狀態(tài)取決于W1、W2兩點(diǎn)電位。設(shè)選中的行選擇線處于讀出放大器右側(cè)（如行65），同時(shí)使處于讀出放大器另一側(cè)的預(yù)選單元選擇線有效（如XW1＝1）。這樣，在放大器兩側(cè)的位線W1和W2上將有不同電位：預(yù)選單元側(cè)具有0與1電平的中間值被選行側(cè)具有所存信息的電平值0或1。2023/7/2383若選中存儲電路原存“1”，則W2電位高于W1的電位。使T1導(dǎo)通，T2截止，因而W2端輸出高電平，經(jīng)I/O緩沖器輸出“1”信息，并且W2的高電平使被選存儲電路的電容充電，實(shí)現(xiàn)信息再生。若選中存儲電路原存“0”，則W2電位低于W1的電位。使T1截止，T2導(dǎo)通，因而W2端輸出低電平，經(jīng)I/O緩沖器輸出“0”信息，并回送到原電路，使信息再生。2023/7/2384寫入在T3、T4開始導(dǎo)通的同時(shí)，將待寫信息加到W2上。寫1：W2加高電平，將被選電路的存儲電容充電為有電荷，實(shí)現(xiàn)寫“1”。寫0：W2為低電平，使被選電路的存儲電容放電為無電荷，實(shí)現(xiàn)寫“0”。2023/7/2385動(dòng)態(tài)存儲器芯片的刷新均是按行刷新。例如，對于16K的4116芯片，存儲體排成128×128陣列。刷新時(shí)，共需要刷新128行。每次由刷新地址計(jì)數(shù)器給出刷新的行地址，每刷新一行，刷新地址計(jì)數(shù)器加1。2023/7/23864.動(dòng)態(tài)存儲器的刷新方式因?yàn)殡娙蓦姾傻男狗艜鹦畔⒌膩G失，所以動(dòng)態(tài)MOS存儲器每隔一定時(shí)間需進(jìn)行一次刷新操作。刷新的間隔時(shí)間主要由電容電荷泄放速度決定。刷新最大周期（刷新最大間隔）設(shè)存儲電容為C，其兩端電壓為u，

電荷Q＝C?u，則泄漏電流I為：2023/7/2387所以泄漏時(shí)間為Δu：電容兩端的電壓變化I：泄露電流C：存儲電容例如設(shè)某動(dòng)態(tài)MOS元件的C＝0.2pf，

當(dāng)I＝0.1nA，電壓變化Δu＝1V時(shí)，信息將丟失。則泄漏時(shí)間Δt為：說明該動(dòng)態(tài)MOS元件每隔2ms必須刷新一次，Δt就是刷新最大周期（刷新最大間隔）。2023/7/2388當(dāng)主存需要刷新時(shí)，CPU不能訪存，所以要盡可能讓刷新時(shí)間少占用CPU時(shí)間。1）集中式刷新

集中式刷新方式是按照存儲器芯片容量的大小集中安排刷新操作的時(shí)間段，在此時(shí)間段內(nèi)對芯片內(nèi)所有的存儲單元電路執(zhí)行刷新操作。CPU的“死區(qū)”

在刷新操作期間，禁止CPU對存儲器進(jìn)行正常

讀/寫的訪問操作，稱這段時(shí)間為CPU的“死區(qū)”。動(dòng)態(tài)存儲器的常見刷新方式2023/7/2389例如，設(shè)某動(dòng)態(tài)存儲芯片的容量為16k×1位，芯片的存儲矩陣為128×128。存儲器的刷新最大周期為2ms，存儲器的存取周期為500ns，一次刷新操作可同時(shí)刷新128個(gè)存儲單元電路。因?yàn)榇鎯仃嚍?28×128，所以對芯片內(nèi)的所有存儲單元電路全部刷新一遍需要128個(gè)存取周期。因此在2ms內(nèi)，必須留出128個(gè)周期專用于刷新。因?yàn)榇鎯ζ鞯拇嫒≈芷跒?00ns，所以在2ms內(nèi)需要有500×128＝64μs專門用于刷新操作，其余1936μs可用于正常的存儲器讀寫操作。2023/7/2390集中式刷新的優(yōu)點(diǎn)

系統(tǒng)的存取周期不受刷新工作的影響，讀寫操作和刷新工作在最大刷新周期內(nèi)分開進(jìn)行，控制簡單。集中式刷新的缺點(diǎn)

在“死區(qū)”內(nèi)CPU必須停止訪存操作，CPU利用率低。2023/7/23912）分散式刷新

分散式刷新方式定義系統(tǒng)對存儲器的存取周期是存儲器本身的存取周期的兩倍。再把系統(tǒng)的存取周期平均分為兩個(gè)操作階段，前一個(gè)階段用于對存儲器的正常訪問，后一個(gè)階段用于刷新操作，每次刷新一行。分散式刷新的優(yōu)點(diǎn)：沒有“死區(qū)”，每一系統(tǒng)周期都可進(jìn)行讀/寫操作。分散式刷新的缺點(diǎn)：沒有充分利用所允許的最大刷新間隔(2ms)，且刷新過于頻繁，人為降低了存儲器的速度。

2023/7/2392例：某動(dòng)態(tài)存儲器芯片的存儲陣列為128×128、存取周期為500ns。采用分散式刷新時(shí)，系統(tǒng)總線周期為存取周期的兩倍，即1μs。這樣每隔128μs就可以將存儲器全部刷新一遍。2023/7/23933）異步式刷新異步式刷新是前兩種刷新方式的折衷。其思想是充分利用最大刷新間隔，每隔一段時(shí)間刷新一行。以128×128陣列、存取周期為500ns，刷新最大周期為2ms的存儲器芯片為例。因?yàn)橐笤?ms內(nèi)將所有128行都刷新一遍，所以只要每隔2ms/128＝15.6μs的時(shí)間刷新一行即可。取兩次刷新的間隔時(shí)間為周期的整數(shù)，可使存儲器每隔15.5μs執(zhí)行刷新操作一次，一次刷新一行。這樣在15.5μs中，前15μs即30個(gè)存取周期用于讀/寫操作，后0.5μs用于刷新。2023/7/2394異步式刷新既充分利用了2ms的最大刷新間隔，保持了存儲系統(tǒng)的高速性，又大大縮短了主機(jī)的“死區(qū)”，所以是一種最常用的刷新方式。2023/7/23954）透明式刷新（隱含式刷新）透明式刷新方式是利用CPU不訪存操作時(shí)主存的空閑時(shí)間進(jìn)行刷新。前三種刷新方式均需要延長存儲器系統(tǒng)周期和占用CPU的時(shí)間。實(shí)際上CPU在取指周期后的譯碼時(shí)間內(nèi)，存儲器為空閑階段，可利用這段時(shí)間插入刷新操作，這樣可以不占用CPU時(shí)間，對CPU而言是透明的。系統(tǒng)可以設(shè)置單獨(dú)的刷新控制器，刷新由單獨(dú)的時(shí)鐘、行計(jì)數(shù)與譯碼獨(dú)立完成，透明式刷新方式的優(yōu)點(diǎn)：完全消除了“死區(qū)”。透明式刷新方式的缺點(diǎn)：較難控制何時(shí)能夠進(jìn)行刷新，刷新控制電路較為復(fù)雜。2023/7/23964.2.4半導(dǎo)體存儲器的組成由于一塊存儲器芯片的容量總是有限的，因此主存總是由一定數(shù)量的存儲器芯片構(gòu)成。要組成一個(gè)主存儲器，需要考慮的問題：①如何選擇芯片根據(jù)存取速度、存儲容量、電源電壓、功耗及成本等方面的要求進(jìn)行芯片的選擇。②所需的芯片數(shù)量：

2023/7/2397例：用2114芯片組成32K×8位的存儲器，所需2114芯片數(shù)為：③如何把許多芯片連接起來并與CPU相連。要考慮地址、數(shù)據(jù)和控制信號線的連接。

通常存儲器芯片在單元數(shù)和位數(shù)方面都與實(shí)際存儲器要求有很大差距，所以需要在字方向和位方向兩個(gè)方面進(jìn)行擴(kuò)展。2023/7/23981．位擴(kuò)展如果存儲芯片的單元數(shù)（字?jǐn)?shù)）與存儲器要求的單元數(shù)一致，但是芯片中單元的位數(shù)不能滿足存儲器的單元位數(shù)要求，就需要進(jìn)行位擴(kuò)展。位擴(kuò)展：不增加存儲器的單元數(shù)，只是進(jìn)行單元位數(shù)的擴(kuò)展（加大字長）。2023/7/2399位擴(kuò)展的連接方式①將所有存儲器芯片的地址線、片選信號線和讀/寫控制線均對應(yīng)的并接在一起，連接到地址和控制總線的對應(yīng)位上。②將各芯片的數(shù)據(jù)線單獨(dú)列出，分別接到數(shù)據(jù)總線的對應(yīng)位。2023/7/23100例：用Intel2114存儲器芯片構(gòu)成1K×8位的存儲器。2114為1K×4位的芯片，現(xiàn)存儲器要求容量為1K×8位，單元數(shù)滿足，位數(shù)不滿足，需要1K×8/1K×4＝2片

2114來構(gòu)成存儲器。1K×8位的存儲器共需8根數(shù)據(jù)線D7～D0，兩片2114各自的4根數(shù)據(jù)線分別用于連接D7～D4和D3～D0。2114本身具有10根地址線，稱為片內(nèi)地址線，與存儲器要求的10根地址線一致，所以只要將他們并接起來即可。電路中CPU的讀/寫控制線（R/W）與2114的WE信號并接。MREQ為CPU的訪存請求信號，作為2114的片選信號連接到CS上。2023/7/23101存儲器位擴(kuò)展舉例2023/7/231022．字?jǐn)U展當(dāng)芯片單元中的位數(shù)滿足存儲器位數(shù)的要求，但芯片的單元數(shù)不滿足存儲器單元數(shù)要求時(shí)，需要進(jìn)行字?jǐn)U展。字?jǐn)U展：僅是單元數(shù)（字?jǐn)?shù)）擴(kuò)展，而位數(shù)不變。采用字?jǐn)U展時(shí)，芯片單元中的位數(shù)與存儲器的數(shù)據(jù)位數(shù)是一致的。2023/7/23103①將所有芯片的地址線、數(shù)據(jù)線、讀/寫控制線均對應(yīng)地并接在一起，連接到地址、數(shù)據(jù)、控制總線的對應(yīng)位上。②由選片信號區(qū)分被選中的芯片。選片信號：通常由高位地址經(jīng)譯碼進(jìn)行控制。高位地址：存儲器總地址除去用于芯片內(nèi)部尋址的地址后得到的地址。字?jǐn)U展的連接方式2023/7/23104例：用16K×8位的存儲芯片構(gòu)成64K×8位的存儲器。16K×8位的芯片，可以滿足64K×8位的存儲器數(shù)據(jù)位的要求，但不能滿足存儲器單元數(shù)的要求。需要4片16K×8位的芯片采用字?jǐn)U展的方式來構(gòu)成存儲器。64K×8位的存儲器需要16位地址線A15～A0，而16K×8位芯片的片內(nèi)地址線為14根，所以用16位地址線中的低14位A13～A0進(jìn)行片內(nèi)尋址，高兩位地址A15、A14用于選擇芯片，即選片尋址。2023/7/23105設(shè)存儲器從0000H開始連續(xù)編址，則四個(gè)芯片的地址分配：第一片地址范圍為：0000H～3FFFH

第二片地址范圍為：4000H～7FFFH

第三片地址范圍為：8000H～BFFFH

第四片地址范圍為：C000H～FFFFH2023/7/23106A15A14A13A12………A2A1A0000000000000000000111111111111110000H～3FFFH第一片010000000000000001111111111111114000H～7FFFH第二片100000000000000010111111111111118000H～BFFFH第三片11000000000000001111111111111111C000H～FFFFH第四片片內(nèi)地址選片地址2023/7/231072023/7/231083．字和位同時(shí)擴(kuò)展當(dāng)芯片的單元數(shù)和單元的數(shù)據(jù)位均不滿足存儲器的要求時(shí)需要進(jìn)行字和位的同時(shí)擴(kuò)展。字和位同時(shí)擴(kuò)展：按位擴(kuò)展和字?jǐn)U展的方法分別在位方向和字方向進(jìn)行擴(kuò)展。2023/7/23109①所有芯片的片內(nèi)地址線、讀/寫控制線均對應(yīng)地并接在一起，連接到地址和控制總線的對應(yīng)位上。②同一地址區(qū)域內(nèi)，不同芯片的片選信號連在一起，接到片選譯碼器的同一輸出端；

不同地址區(qū)域內(nèi)內(nèi)，各組芯片的片選信號分別接到片選譯碼器的不同輸出端。③不同地址區(qū)域內(nèi)，同一位芯片的數(shù)據(jù)線對應(yīng)地并接在一起，連接到數(shù)據(jù)總線的對應(yīng)位上。不同位芯片的數(shù)據(jù)線分別連接到數(shù)據(jù)總線的不同位上。字和位同時(shí)擴(kuò)展的連接方式2023/7/23110例：用Intel2114芯片組成4K×8位存儲器需用8片2114芯片構(gòu)成4K×8位存儲器。8片芯片排成4行×2列，每行按位擴(kuò)展方法連接，每列按字?jǐn)U展方法連接。存儲器地址線A11～A0，芯片片內(nèi)地址A9～A0，高兩位地址A11、A10用于選片尋址。存儲器數(shù)據(jù)線D7～D0，芯片數(shù)據(jù)線I/O3～I(xiàn)/O0，兩片芯片的數(shù)據(jù)線一同構(gòu)成存儲器的8位數(shù)據(jù)線。2023/7/23111A11A10A9……A2A1A00000000000000011111111110000H～03FFH第一組0100000000000111111111110400H～07FFH第二組1000000000001011111111110800H～0BFFH第三組1100000000001111111111110C00H～0FFFH第四組2023/7/231122023/7/231134.

多種數(shù)據(jù)的傳輸多種數(shù)據(jù)的傳輸是指存儲器按照CPU的指令要求，與CPU間分別傳輸8位、16位、32位或64位數(shù)據(jù)的情況。此時(shí)，CPU要增加控制信號，控制存儲器傳輸不同位數(shù)的數(shù)據(jù)。

2023/7/23114整數(shù)邊界存儲當(dāng)計(jì)算機(jī)具有多種信息長度時(shí)（8位、16位、32位等），則應(yīng)當(dāng)以存儲周期的最大信息傳輸量Bm為界，保證數(shù)據(jù)都能在一個(gè)存儲周期內(nèi)存取完畢。例如，某計(jì)算機(jī)字長為64位，一個(gè)存儲周期內(nèi)可傳輸8位、16位、32位、64位等不同長度信息。那么1個(gè)8位、2個(gè)16位、2個(gè)32位、1個(gè)64位等信息的存儲地址應(yīng)如何給出呢？2023/7/23115⑴無邊界規(guī)定0000H0008H0010H64位/存儲周期0020H64816163232321664??????0018H1111101011000110100010002023/7/23116無邊界規(guī)定時(shí)存在的問題若地址分配不合理，則會出現(xiàn)兩個(gè)周期才能將數(shù)據(jù)傳送完畢的情況。如上圖的第1個(gè)16位、第2個(gè)32位和64位都需兩個(gè)存儲周期才能完成訪問。無邊界規(guī)定有可能造成系統(tǒng)訪存速度的下降。2023/7/23117⑵采用整數(shù)邊界0000H0008H0010H64位/存儲周期0020H??????0018H816163232641111101011000110100010002023/7/23118整數(shù)邊界地址安排8位（1個(gè)字節(jié)）地址碼最低位為任意值XXXXXB16位（半字）地址碼最低1位為0XXXX0B32位（單字）地址碼最低2位為00XXX00B64位（雙字）地址碼最低3位為000XX000B2023/7/23119采用整數(shù)邊界存在的問題浪費(fèi)空間隨著半導(dǎo)體存儲器的擴(kuò)容，以空間換取速度勢在必行。2023/7/23120例：請用2K×8bit的SRAM芯片設(shè)計(jì)一個(gè)8K×16bit的存儲器，要求：⑴存儲器可以分別被控制訪問8位和16位數(shù)據(jù)。控制位數(shù)的信號B由CPU提供：當(dāng)B＝0時(shí)訪問16位數(shù)據(jù)；當(dāng)B＝1時(shí)訪問8位數(shù)據(jù)。⑵存儲芯片以字節(jié)為單位編址。⑶畫出存儲芯片與CPU的連接原理圖。條件：①SRAM芯片除地址、數(shù)據(jù)線外，控制信號有（低電平有效）、（高電平讀、低電平寫）。②CPU提供的控制信號有（低電平有效）

、（高電平讀、低電平寫）等。2023/7/23121解：存儲器所需要的芯片總數(shù)為因?yàn)樾枰刂圃L問8位和16位數(shù)據(jù)，所以需要將16位數(shù)據(jù)分為高8位和低8位，分別存放在兩個(gè)8位的存儲芯片中。將8個(gè)芯片分為4組，每組2片，構(gòu)成兩列，一列對應(yīng)奇地址，一列對應(yīng)偶地址，分別稱為奇存儲體和偶存儲體，并按地址交叉方式進(jìn)行編址。每組的兩個(gè)芯片中，一片屬于奇存儲體，一片屬于偶存儲體，分別用于存放16位數(shù)據(jù)的高8位和低8位。訪問16位數(shù)據(jù)時(shí)，實(shí)際需要同時(shí)訪問兩個(gè)存儲體。2023/7/23122地址線的安排由于8K×16bit的存儲空間需要13根地址線，再加一根地址線用于選擇奇、偶存儲體，所以共需要14根地址線，這樣存儲空間實(shí)際變成了8K×2×8bit，相當(dāng)于214×8bit。為了符合整數(shù)邊界的要求，規(guī)定一個(gè)16位的單元必須由一個(gè)A0＝1和一個(gè)A0＝0的存儲單元構(gòu)成，即系統(tǒng)采用低位交叉方式編址。因此一個(gè)16位的數(shù)據(jù)必須存放在地址高位相同，地址低位分別為A0＝1和A0＝0的兩個(gè)單元中。2023/7/23123規(guī)定14根地址線中，最低位的A0與B組合用于控制8位或16位數(shù)據(jù)的存取。地址線中A11～A1用于SRAM芯片的片內(nèi)地址，A13、A12

用于2－4譯碼，得到4組譯碼信號，與奇、偶存儲體的選擇信號一起構(gòu)成每一個(gè)芯片的片選信號。2023/7/23124奇、偶存儲體的選擇信號C和DBA0CD0011同時(shí)訪問奇、偶存儲體讀寫16位0100不訪問1010訪問偶存儲體讀寫低8位1101訪問奇存儲體讀寫高8位設(shè)C＝1，選中偶存儲體；D＝1，選中奇存儲體。C、D取值真值表2023/7/23125C、D的邏輯表達(dá)式C＝D＝對A13、A12

進(jìn)行2－4譯碼，得到4組譯碼信號，與C、D一起構(gòu)成每個(gè)芯片的片選信號2－4譯碼器Y0Y1Y2Y3A13A122023/7/23126每個(gè)芯片的片選信號2023/7/23127多數(shù)據(jù)傳輸時(shí)存儲芯片與CPU的連接示意圖2023/7/231284.3半導(dǎo)體只讀存儲器只讀存儲器屬于非易失性存儲器，在系統(tǒng)斷電以后，其中所存儲的內(nèi)容不會丟失。半導(dǎo)體只讀存儲器常作為主存的一部分，用于存放一些固定的程序，如監(jiān)控程序、啟動(dòng)程序、磁盤引導(dǎo)程序等。只要一接通電源，這些程序就能自動(dòng)運(yùn)行。只讀存儲器還可以用作控制存儲器、函數(shù)發(fā)生器、代碼轉(zhuǎn)換器等。在輸入、輸出設(shè)備中，常用ROM存放字符、漢字等的點(diǎn)陣圖形信息。2023/7/231294.3.1只讀存儲器的分類1.掩膜ROM掩膜ROM中的內(nèi)容是由半導(dǎo)體存儲芯片制造廠家在制做芯片時(shí)，直接寫入芯片中的，即掩膜ROM中的內(nèi)容用戶不可編程。掩膜ROM的主要優(yōu)點(diǎn)：價(jià)格便宜。掩膜ROM的主要缺點(diǎn)：如果一批掩膜ROM中的某個(gè)代碼或數(shù)據(jù)輸入有誤，則整批掩膜ROM都將作廢。2023/7/231302.可編程ROM（PROM）一次可編程只讀存儲器（ProgrammableROM，PROM）的內(nèi)部由行列式的熔絲構(gòu)成。在出廠時(shí)，存儲的內(nèi)容為全“1”或全“0”。用戶可以通過ROM編程器，利用電流將PROM中某些單元的熔絲燒斷，進(jìn)行數(shù)據(jù)的寫入，以實(shí)現(xiàn)對其“編程”的目的。PROM與掩膜ROM的區(qū)別在于，用戶可以在PROM芯片制造完成后，根據(jù)需要寫入數(shù)據(jù)。2023/7/231313.紫外線擦除PROM（EPROM）EPROM是用紫外線實(shí)現(xiàn)擦除的PROM（ErasableProgrammableROM，EPROM）。EPROM芯片上有一窗口用于接收紫外線，通過紫外線照射擦除其內(nèi)容。已寫入EPROM中的信息可以被修改，并且可被擦除、編程上千次。EPROM的問題是：需要紫外設(shè)備擦除芯片的內(nèi)容耗時(shí)較長，為分鐘級。2023/7/231324.電擦除PROM（EEPROM）電擦除的PROM（ElectricallyErasableProgrammableROM，EEPROM、E2PROM）EEPROM的特點(diǎn)：⑴可用電擦除芯片中原有信息，實(shí)現(xiàn)瞬間擦除。⑵用戶可以有選擇地擦除具體字節(jié)單元的內(nèi)容，而不像EPROM那樣只能整片擦除。⑶系統(tǒng)設(shè)計(jì)者可在電路板上設(shè)置對EEPROM進(jìn)行擦除和編程的電路，用戶可直接在電路板上對EEPROM芯片進(jìn)行擦除和編程，不需要額外的擦除和編程設(shè)備。2023/7/231335.閃速存儲器閃速存儲器（FlashMemory，閃存）是取代傳統(tǒng)的EPROM和EEPROM的高密度非易失性存儲器。閃存是用電擦除的，也被稱為閃爍電擦除可編程ROM。與EEPROM相比較，閃速存儲器具有存儲密度高、成本低、讀寫速度快等特點(diǎn)。2023/7/231344.3.2閃速存儲器閃速存儲器(Flash

Memory)是一類非易失性存儲器NVM(Non-Volatile

Memory)，即使在供電電源關(guān)閉后仍能保持片內(nèi)信息。相對傳統(tǒng)的EEPROM芯片，閃存芯片可以快速地擦寫。由于閃存中不需要存儲電容，故其集成度更高，且制造成本低于DRAM。閃存使用方便，既具有SRAM讀寫的靈活性和較快的訪問速度，又具有ROM在斷電后可不丟失信息的特點(diǎn)，所以閃速存儲器技術(shù)發(fā)展非常迅速。2023/7/231351.閃速存儲器的基本原理閃存以單晶體管作為二進(jìn)制信號的存儲單元。每個(gè)存儲單元在晶體管的控制柵與漏極／源極之間設(shè)置浮動(dòng)?xùn)?，用于存儲信息?023/7/23136當(dāng)負(fù)電子在控制柵的作用下被注入到浮動(dòng)?xùn)胖袝r(shí)，單晶體管的存儲狀態(tài)就由“1”變成“0”。當(dāng)負(fù)電子從浮動(dòng)?xùn)胖幸谱吆?，存儲狀態(tài)就由“0”變成“1”。包覆在浮動(dòng)?xùn)疟砻娴慕^緣體可將內(nèi)部的電子“困住”，達(dá)到保存數(shù)據(jù)的目的。寫入數(shù)據(jù)時(shí)，須將浮動(dòng)?xùn)胖械呢?fù)電子全部移走，令目標(biāo)存儲區(qū)域都處于“1”狀態(tài)，因此只有遇到數(shù)據(jù)“0”時(shí)才會發(fā)生寫入動(dòng)作。

2023/7/23137閃存的電荷生成與存儲方法⑴通道熱電子編程（CHE）CHE(ChannelHotElectron)方法通過對控制柵施加高電壓，使傳導(dǎo)電子在電場的作用下突破絕緣體的屏障進(jìn)入到浮動(dòng)?xùn)艃?nèi)部，反之亦然，以此來完成寫入或擦除操作。⑵隧道效應(yīng)法

(FN)FN(Fowler-Nordheim)方法通過直接在絕緣層兩側(cè)施加高電壓形成高強(qiáng)度電場，幫助電子穿越氧化層通道進(jìn)出浮動(dòng)?xùn)?，以?shí)現(xiàn)寫入或擦除操作。

2023/7/231382．閃速存儲器的特點(diǎn)⑴固有的非易失性可在不加電的情況下長期保持存儲的信息。⑵廉價(jià)的高密度和SRAM及DRAM相比，相同存儲容量的閃速存儲器具有更低的成本。

⑶可直接執(zhí)行閃存中存儲的應(yīng)用程序可以直接在閃存內(nèi)運(yùn)行，不必把代碼讀到系統(tǒng)RAM中。⑷固態(tài)性能可用作固態(tài)大容量存儲器，如固態(tài)硬盤

。2023/7/231393．閃速存儲器的分類1）NOR型閃存NOR閃存工作時(shí)同時(shí)使用CHE和FN兩種方法。CHE方法用于數(shù)據(jù)寫入，支持單字節(jié)或單字編程；FN方法用于擦除。NOR型閃存不能單字節(jié)擦除，必須以塊為單位或?qū)φ瑓^(qū)域執(zhí)行擦除操作，其擦除和編程操作所花費(fèi)的時(shí)間很長。NOR型閃存帶有SRAM接口，可以方便地存取其內(nèi)部的每一個(gè)字節(jié)，因此應(yīng)用程序可以直接在閃存內(nèi)運(yùn)行，不必再把代碼讀到系統(tǒng)RAM中。NOR型閃存容量較小，價(jià)格較貴，較適合頻繁隨機(jī)讀寫的場合，如作為手機(jī)內(nèi)存。2023/7/231402）NAND型閃存NAND閃存工作時(shí)采用FN法寫入和擦除，擦除動(dòng)作很快。NAND閃存的存儲密度較高，與NOR閃存相比，生產(chǎn)成本更低，也更容易生產(chǎn)大容量的芯片。NAND閃存理論擦寫次數(shù)約為100萬次，壽命上比NOR閃存要占優(yōu)勢。NAND閃存的缺陷在于容量越大，尋址時(shí)間就越長，并且不支持代碼本地執(zhí)行。NAND型閃存主要用于存儲資料，常被應(yīng)用于如數(shù)碼照相機(jī)、數(shù)碼攝像機(jī)及閃存卡等數(shù)碼產(chǎn)品。

2023/7/231414.4并行存儲器雖然存儲器系統(tǒng)的速度隨著計(jì)算機(jī)技術(shù)的不斷發(fā)展也在不斷提高，但始終跟不上CPU速度的提高，成為了限制系統(tǒng)速度的瓶頸。為了解決存儲器與CPU的速度匹配問題，通常采用的方法：⑴采用更高速的主存儲器，或加長存儲器的字長。⑵采用并行操作的雙端口存儲器。⑶采用并行存儲器。⑷在CPU和主存儲器之間插入高速緩沖存儲器（Cache）。2023/7/231424.4.1雙端口存儲器單端口存儲器：單端口存儲器每次只接收一個(gè)地址，訪問一個(gè)編址單元，從中讀取或存入一個(gè)字節(jié)或一個(gè)字。雙端口存儲器：

雙端口存儲器具有兩個(gè)彼此獨(dú)立的讀/寫口，每個(gè)讀/寫口都有一套獨(dú)立的地址寄存器和譯碼電路，可以并行地獨(dú)立工作。兩個(gè)讀/寫口可以按各自接收的地址，同時(shí)讀出或?qū)懭?，或一個(gè)寫入而另一個(gè)讀出。與兩個(gè)獨(dú)立的存儲器不同，兩套讀/寫口的訪存空間相同，可以訪問同一區(qū)間、同一單元。2023/7/23143雙端口存儲器2023/7/23144雙端口存儲器的讀寫規(guī)定雙端口存儲器的每個(gè)端口都可獨(dú)立對存儲器進(jìn)行讀寫，就像是兩個(gè)存儲器在同時(shí)工作，可實(shí)現(xiàn)并行存儲操作。當(dāng)送達(dá)兩個(gè)端口的訪存地址不同時(shí)，在兩個(gè)端口上進(jìn)行讀寫操作不會發(fā)生沖突。當(dāng)送達(dá)兩個(gè)端口的訪存地址是存儲器同一單元的地址時(shí)，會發(fā)生讀寫沖突。為解決讀寫沖突問題，雙端口存儲器芯片設(shè)置了BUSY標(biāo)志。只有BUSY為“1”的端口才可以進(jìn)行讀寫操作。2023/7/23145⑴在運(yùn)算器中采用雙端口存儲芯片作為通用寄存器組，能快速提供雙操作數(shù)，或快速實(shí)現(xiàn)寄存器間傳送。⑵讓雙端口存儲器的一個(gè)讀/寫口面向CPU，通過專門的存儲總線(或稱局部總線)連接CPU與主存，使CPU能快速訪問主存；另一個(gè)讀／寫口面向外圍設(shè)備或輸入輸出處理機(jī)IOP，通過共享的系統(tǒng)總線連接，這種連接方式具有較大的信息吞吐量。⑶在多機(jī)系統(tǒng)中采用雙端口存儲器甚至多端口存儲器，作為各CPU的共享存儲器。實(shí)現(xiàn)多CPU之間的通信。雙端口存儲器的常見應(yīng)用場合2023/7/231464.4.2并行存儲器為提高系統(tǒng)速度，在高速的大型計(jì)算機(jī)中普遍采用并行主存系統(tǒng)。并行主存系統(tǒng)：在一個(gè)存儲周期內(nèi)可并行存取多字的存儲系統(tǒng)。利用并行主存系統(tǒng)可以提高整個(gè)存儲器系統(tǒng)的吞吐率（數(shù)據(jù)傳送率），解決CPU與主存間的速度匹配問題。2023/7/231471．單體多字并行主存系統(tǒng)單體多字并行主存系統(tǒng)中，多個(gè)并行存儲器共用一套地址寄存器，按同一地址碼并行地訪問各自的對應(yīng)單元。2023/7/23148例如n個(gè)存儲器順序排列n個(gè)字，每個(gè)字有w位。假定送入的地址碼為A，則n個(gè)存儲器同時(shí)訪問各自的A號單元。即將這n個(gè)存儲器視作一個(gè)大存儲器，每個(gè)編址對應(yīng)于n字×w位，因而稱為單體多字方式。單體多字并行主存系統(tǒng)適用于向量運(yùn)算一類的特定環(huán)境。例如進(jìn)行矩陣運(yùn)算時(shí)，就適于采用單體多字并行存取的方式對操作數(shù)和運(yùn)算結(jié)果進(jìn)行讀寫。2023/7/231492．多體交叉存取方式的并行主存系統(tǒng)多體交叉存儲器使用n個(gè)容量相同的存儲器，或稱為n個(gè)存儲體，它們具有自己的地址寄存器、數(shù)據(jù)線、時(shí)序，可以獨(dú)立編址的同時(shí)工作。2023/7/23150各存儲體的編址大多采用交叉編址方式，即將一套統(tǒng)一的編址，按序號交叉地分配給各個(gè)存儲體。例如由四個(gè)存儲體組成的多體交叉存儲器中，各存儲體的地址編址序列是：M0：0，4，8，12，…，M1：1，5，9，13，…，M2：2，6，10，14，…，M3：3，7，11，15，…。一段連續(xù)的程序或數(shù)據(jù)，可交叉地存放在n個(gè)存儲體中，整個(gè)并行主存以n為模交叉存取。2023/7/23151在多體交叉存儲器中，各存儲體采取分時(shí)訪問的時(shí)序。例：設(shè)多體交叉存儲器中有4個(gè)存儲體，模等于4，各體分時(shí)啟動(dòng)讀/寫，每經(jīng)過四分之一存取周期啟動(dòng)一個(gè)存儲體。每個(gè)存取周期可訪存四次。2023/7/23152對每一個(gè)存儲體來說，從CPU給出訪存命令直到讀出信息仍然使用了一個(gè)存取周期時(shí)間。對CPU來說，它可以在一個(gè)存取周期內(nèi)連續(xù)訪問n個(gè)模塊，各模塊的讀寫過程并行進(jìn)行。在多體交叉存儲器中，每個(gè)存儲體都有自己的讀寫控制電路、地址寄存器和數(shù)據(jù)寄存器，各自以等同的方式與CPU傳送信息。在理想情況下，如果程序段或數(shù)據(jù)塊都是連續(xù)地在主存中存取，那么將大大提高主存的訪問速度。2023/7/23153采取多體交叉存取方式，需要一套存儲器控制邏輯，簡稱為存控部件。當(dāng)CPU或其他設(shè)備發(fā)出訪存請求時(shí)，存控部件按優(yōu)先排隊(duì)決定是否響應(yīng)請求。響應(yīng)后按交叉編址關(guān)系決定該地址應(yīng)訪問哪個(gè)存儲體，并查詢該存儲體的“忙”觸發(fā)器是否為1。若為1，表示該存儲體正在進(jìn)行讀/寫操作，需等待；若該存儲體己完成一次讀/寫，則將“忙”觸發(fā)器置0，然后可響應(yīng)新的訪存請求。當(dāng)存儲體完成讀/寫操作時(shí)，將發(fā)出一個(gè)回答信號。

2023/7/23154多體交叉存取方式適合支持流水線的處理方式，而流水處理方式已是CPU中一種典型技術(shù)，因此，多體交叉存儲結(jié)構(gòu)是高速大型計(jì)算機(jī)的典型主存結(jié)構(gòu)。2023/7/231554.4.3相聯(lián)存儲器相聯(lián)存儲器（AssociativeMemory）又稱為聯(lián)想存儲器。相聯(lián)存儲器是根據(jù)所存信息的全部特征或部分特征進(jìn)行存取的，是一種按內(nèi)容尋址的存儲器。2023/7/23156相聯(lián)存儲器的邏輯結(jié)構(gòu)2023/7/23157相聯(lián)存儲器由存儲體、檢索寄存器、屏蔽寄存器、符合寄存器、比較線路、數(shù)據(jù)寄存器以及控制線路組成。檢索寄存器：用于存放數(shù)據(jù)本身或數(shù)據(jù)的特征標(biāo)志部分（檢索項(xiàng)）。屏蔽寄存器：存放屏蔽字代碼，用于屏蔽掉不需要進(jìn)行符合比較的無效位。符合寄存器：用于保存比較結(jié)果。檢索寄存器和屏蔽寄存器的位數(shù)與存儲體中存儲單元的位數(shù)（n位）相等，符合寄存器的位數(shù)則跟存儲單元數(shù)（m）相等，即符合寄存器的每一位對應(yīng)于存儲體中的一個(gè)存儲單元。

2023/7/23158比較線路：用于把需要查找的檢索項(xiàng)同時(shí)和相聯(lián)存儲陣列中的每一個(gè)存儲單元的相應(yīng)部分進(jìn)行邏輯比較。若存儲單元的內(nèi)容與檢索項(xiàng)完全相同，就把與該存儲單元對應(yīng)的符合寄存器的相應(yīng)位置“1”，表示該字就是所要查找的字。然后利用符合寄存器中的符合信號去控制各個(gè)查找到的存儲單元的讀/寫操作。2023/7/23159由于相聯(lián)存儲器要求每個(gè)基本存儲單元都具有比較功能，因此設(shè)計(jì)復(fù)雜，成本較高，容量不大。實(shí)用的聯(lián)想存儲器，一般除有按內(nèi)容訪問能力外，還有按地址訪問能力。故仍保留有地址寄存器、譯碼電路和讀出寄存器。聯(lián)想存儲器的每個(gè)基本單元除了有存儲能力和相等比較功能外，還可實(shí)現(xiàn)≠，＜，＞，≤，≥，MAX，MIN，BETWEEN，NEXTHIGHER，NEXTLOWER等比較功能。2023/7/231604.5高速緩沖存儲器(Cache)4.5.1Cache在存儲體系中的地位和作用

高速緩沖存儲器是位于主存與CPU之間的高速小容量存儲器，用來存放程序中當(dāng)前最活躍的程序和數(shù)據(jù)。Cache的容量比主存小得多。采用Cache的主要目的提高存儲器的平均訪問速度，從而使存儲器的速度與CPU的速度相匹配。2023/7/23161程序局部性原理（localityofreference）在一較短時(shí)間內(nèi)，程序的執(zhí)行僅局限于某個(gè)部分，相應(yīng)地，CPU所訪問的存儲器空間也局限于某個(gè)區(qū)域（至少在一段時(shí)間內(nèi)是這樣的）。時(shí)間局部性：由于程序中存在著大量的循環(huán)結(jié)構(gòu)，如果程序中的某條指令一旦執(zhí)行，則不久以后該指令可能再次執(zhí)行；如果某數(shù)據(jù)被訪問過，則不久以后該數(shù)據(jù)可能再次被訪問?？臻g局部性：一旦程序訪問了某個(gè)存儲單元，在不久以后，其附近的存儲單元也將被訪問。2023/7/23162由于CPU在一個(gè)較短的時(shí)間間隔內(nèi)，由程序產(chǎn)生的地址往往簇聚在一個(gè)很小的區(qū)域內(nèi)，所以如果把這一局部區(qū)域的程序和數(shù)據(jù)從主存復(fù)制到Cache中，使CPU能夠高速地在Cache中讀取指令和數(shù)據(jù)，就可大大提高CPU的訪存速度。2023/7/23163高速緩沖存儲器（Cache）的設(shè)計(jì)理念用少量速度較快的SRAM構(gòu)成高速緩沖存儲器（Cache）置于CPU和主存之間，只將CPU最近需要使用的少量指令或數(shù)據(jù)，復(fù)制到速度較快的高速緩沖存儲器（Cache）中提供給CPU使用。

在帶有Cache的計(jì)算機(jī)系統(tǒng)中，Cache對于程序員是透明的。從邏輯上講，程序員并不感覺到Cache的存在，只是感覺到主存的速度加快了。2023/7/23164利用目前的大規(guī)模集成電路技術(shù)和生產(chǎn)工藝，人們可以在CPU芯片內(nèi)部放置一定容量的高速緩沖存儲器（Cache）。一級（L1）Cache

：CPU芯片內(nèi)部的高速緩沖存儲器。二級（L2）Cache

：CPU外部由SRAM構(gòu)成的高速緩沖存儲器。目前最新的CPU內(nèi)部已經(jīng)可以放置二級乃至三級Cache。2023/7/231654.5.2Cache的結(jié)構(gòu)及工作原理

2023/7/23166⑴Cache存儲陣列由高速存儲器構(gòu)成，用于存放主存信息的副本。容量小于主存，但編址方式、物理單元長度均與主存相同。⑵地址映像變換機(jī)構(gòu)用于實(shí)現(xiàn)主存地址與Cache地址轉(zhuǎn)換的部件，一般由相聯(lián)存儲器組成，用以記錄主存內(nèi)容存入Cache時(shí)兩者地址的對應(yīng)關(guān)系。⑶替換策略實(shí)現(xiàn)機(jī)構(gòu)在Cache未命中而又沒有空閑空間時(shí)，按照某種替換算法，調(diào)出某一Cache塊，然后從內(nèi)存中裝入所需的塊。1.Cache的基本結(jié)構(gòu)2023/7/23167Cache是按塊進(jìn)行管理的在帶有Cache的計(jì)算機(jī)系統(tǒng)中，

Cache和主存均被分割成大小相同的塊。信息以塊為單位調(diào)入Cache。Cache中數(shù)據(jù)塊的大小一般為幾個(gè)～幾百個(gè)字節(jié)。主存中的數(shù)據(jù)塊可稱為“塊(black)”，Cache中數(shù)據(jù)塊也可稱為“行(line)”或“槽(slot)”。2023/7/23168...........主存主存塊號塊A-1塊1塊0........塊C-1塊0CacheCache塊號B個(gè)字B個(gè)字2023/7/23169...........主存主存塊號塊A-1塊1塊0....塊C-1塊0CacheCache塊號塊1B個(gè)字B個(gè)字2023/7/23170主存容量：A×B個(gè)字Cache容量：C×B個(gè)字設(shè)主存塊數(shù)：A＝2a，Cache塊數(shù)：C＝2c塊大小：B＝2b，主存地址：Cache地址：主存塊號塊內(nèi)偏移量a位b位a+b位cache塊號塊內(nèi)偏移量c位b位c+b位2023/7/23171Cache的命中根據(jù)程序局部性原理，可將包含CPU馬上要訪問內(nèi)容的主存塊調(diào)入Cache塊中。當(dāng)CPU欲訪問某主存字時(shí)的兩種情況：①所需內(nèi)容已在Cache中，稱為CPU訪問Cache命中，CPU可直接訪問Cache。②所需內(nèi)容不在Cache中，稱為CPU訪問Cache不命中（失?。?。CPU需訪問主存獲得所需內(nèi)容，并將包含所需內(nèi)容的主存塊調(diào)入Cache中，以備下次訪問。2023/7/23172Cache命中率Cache命中率：CPU要訪問的內(nèi)容在Cache中的比率。設(shè)在一個(gè)程序執(zhí)行期間，訪問Cache的總命中次數(shù)為N