實(shí)驗(yàn) 半加器全加器的電路設(shè)計(jì)實(shí)現(xiàn)_第1頁
實(shí)驗(yàn) 半加器全加器的電路設(shè)計(jì)實(shí)現(xiàn)_第2頁
實(shí)驗(yàn) 半加器全加器的電路設(shè)計(jì)實(shí)現(xiàn)_第3頁
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第1頁，課件共10頁，創(chuàng)作于2023年2月電子技術(shù)實(shí)驗(yàn)室1、實(shí)驗(yàn)?zāi)康?掌握組合邏輯電路的功能測試。2用與非門、或非門設(shè)計(jì)實(shí)現(xiàn)半加器和全加器。第2頁，課件共10頁，創(chuàng)作于2023年2月電子技術(shù)實(shí)驗(yàn)室2、實(shí)驗(yàn)設(shè)備及器件數(shù)字萬用表數(shù)字電路實(shí)驗(yàn)箱集成電路74LS00 4-2輸入與非門74LS04 6非門74LS86 4-2輸入異或門74LS381 集成算術(shù)/邏輯單元第3頁，課件共10頁，創(chuàng)作于2023年2月電子技術(shù)實(shí)驗(yàn)室3、實(shí)驗(yàn)內(nèi)容

3.1半加器功能測試輸入輸出ABSC00011011第4頁，課件共10頁，創(chuàng)作于2023年2月電子技術(shù)實(shí)驗(yàn)室3.1半加器功能測試第5頁，課件共10頁，創(chuàng)作于2023年2月電子技術(shù)實(shí)驗(yàn)室3.2全加器邏輯功能測試1234651234659810第6頁，課件共10頁，創(chuàng)作于2023年2月電子技術(shù)實(shí)驗(yàn)室輸入輸出ABCSiCi000001010011100101110111 全加器邏輯功能測試第7頁，課件共10頁，創(chuàng)作于2023年2月電子技術(shù)實(shí)驗(yàn)室3.3半加器電路設(shè)計(jì)（1）用與非門實(shí)現(xiàn)邏輯電路圖。（2）自擬表格驗(yàn)證。第8頁，課件共10頁，創(chuàng)作于2023年2月電子技術(shù)實(shí)驗(yàn)室3.4 16位算術(shù)/邏輯運(yùn)算電路設(shè)計(jì)設(shè)計(jì)要求：（1）運(yùn)算位數(shù)：16位 （2）進(jìn)行算術(shù)和邏輯運(yùn)算。第9頁，課件共10頁，創(chuàng)作于2023年2月電子技術(shù)實(shí)驗(yàn)室4、作業(yè)

1.完成實(shí)驗(yàn)總結(jié)報(bào)告。2.預(yù)習(xí)實(shí)驗(yàn)3編碼器、譯碼器和數(shù)據(jù)選擇器的應(yīng)用。

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