第4章組合邏輯電路

第4章組合邏輯電路4.1組合邏輯電路的分析方法4.2組合邏輯電路的設(shè)計方法4.3常用中規(guī)模組合邏輯器件及應(yīng)用4.4組合邏輯電路中的競爭與冒險組合邏輯電路的一般框圖Fi=fi(A1,A2,…,An)(i=1,2,…,m)工作特點(diǎn):

組合邏輯電路工作特點(diǎn):在任何時刻，電路的輸出狀態(tài)只取決于同一時刻的輸入狀態(tài)而與電路原來的狀態(tài)無關(guān)。結(jié)構(gòu)特點(diǎn):1、輸出、輸入之間沒有反饋延遲通路，2、不含記憶單元組合邏輯電路的特點(diǎn)

所謂邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的邏輯關(guān)系，并指出電路的邏輯功能。分析過程一般按下列步驟進(jìn)行：(1)根據(jù)給定的邏輯電路，從輸入端開始，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。(2)根據(jù)輸出函數(shù)表達(dá)式列出真值表。(3)用文字概括出電路的邏輯功能。4.1組合邏輯電路的分析解：根據(jù)給出的邏輯圖，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式：【例4.1.1】分析圖4.1.1所示組合邏輯電路的邏輯功能。ABCF00000101001110010111011100010111

由真值表可以看出，在三個輸入變量中，只要有兩個或兩個以上的輸入變量為1，則輸出函數(shù)F為1，否則為0，它表示了一種“少數(shù)服從多數(shù)”的邏輯關(guān)系。因此可以將該電路概括為：三變量多數(shù)表決器。例2

試分析下圖所示組合邏輯電路的邏輯功能。解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達(dá)式，并進(jìn)行化簡和變換。2、列寫真值表真值表111011101001110010100000ZYXCBA000011110011110001011010這個電路邏輯功能是對輸入的二進(jìn)制碼求反碼。最高位為符號位，0表示正數(shù)，1表示負(fù)數(shù)，正數(shù)的反碼與原碼相同；負(fù)數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。3、確定電路邏輯功能真值表111011101001110010100000ZYXCBA0000111100111100010110104.2組合邏輯電路的設(shè)計

組合邏輯電路可以采用小規(guī)模集成電路實現(xiàn)，也可以采用中規(guī)模集成電路器件或存儲器、可編程邏輯器件來實現(xiàn)。雖然采用中、大規(guī)模集成電路設(shè)計時，其最佳含義及設(shè)計方法都有所不同，但采用傳統(tǒng)的設(shè)計方法仍是數(shù)字電路設(shè)計的基礎(chǔ)。組合邏輯電路的設(shè)計一般可按以下步驟進(jìn)行：1、邏輯抽象：根據(jù)實際邏輯問題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；3、由真值表寫出邏輯表達(dá)式;5、畫出邏輯圖。4、根據(jù)器件的類型,簡化和變換邏輯表達(dá)式；【例4.2.1】設(shè)計一個郵件優(yōu)先區(qū)別器。共有A、B、C三類郵件，A類優(yōu)先級最高，B類次之，C類最低。郵件到達(dá)時，其對應(yīng)的指示燈亮，提醒工作人員及時處理。當(dāng)不同類別的郵件同時到達(dá)時，優(yōu)先級別高的郵件其對應(yīng)的指示燈先亮，提醒工作人員先做處理。解:（1）邏輯抽象輸入變量為A、B、C，分別表示三類郵件。輸出變量分別為FA、FB、FC

，分別表示指示要處理的郵件。郵件處理指示器ABCFAFBFCA

B

CFAFBFC000001010011100101110111000011110011000001000000（2）列真值表（3）寫邏輯函數(shù)式（4）畫出邏輯電路。根據(jù)以上表達(dá)式畫出的邏輯電路如圖所示。&&11ABCFAFBFC111、邏輯抽象

設(shè)計一個1位數(shù)值比較器：對兩個1位數(shù)字進(jìn)行比較，以判斷其大小的邏輯電路。輸入：兩個一位二進(jìn)制數(shù)A、B。

輸出：FBA>=1，表示A大于BFBA<=1，表示A小于BFBA==1，表示A等于BBA=FBA>BA=FBA<ABBA+=FBA=一位數(shù)值比較器真值表10011001010101010000FA=BFA<BFA>BBA輸出輸入2、列寫真值表3、求邏輯表達(dá)式變換邏輯表達(dá)式采用Multisim軟件對電路仿真4.3常用MSI組合邏輯器件及應(yīng)用4.3.1編碼器4.3.2譯碼器4.3.3數(shù)據(jù)選擇器4.3.4數(shù)據(jù)分配器4.3.5數(shù)值比較器4.3.6加法器4.3.1編碼器

將數(shù)字、文字、符號或特定含義的信息用二進(jìn)制代碼表示的過程稱為編碼。能夠?qū)崿F(xiàn)編碼功能的電路稱為編碼器(Encoder)。m和n之間的關(guān)系為m≤2n當(dāng)m=2n時，稱為二進(jìn)制編碼器m=10，n=4時稱為二-十進(jìn)制(BCD)編碼器

普通編碼器的特點(diǎn)是：任何時刻只允許輸入一個有效信號，不允許出現(xiàn)多個輸入同時有效的情況，否則編碼器將產(chǎn)生錯誤的輸出。常用的編碼器有普通編碼器和優(yōu)先編碼器兩類

優(yōu)先編碼器則在一定條件下允許多個輸入同時有效，它能夠根據(jù)事先安排好的優(yōu)先順序只對優(yōu)先級別最高的有效輸入信號進(jìn)行編碼。74LS148是一種帶擴(kuò)展功能的二進(jìn)制優(yōu)先編碼器1.二進(jìn)制優(yōu)先編碼器常用中規(guī)模優(yōu)先編碼器有74LS148(8線-3線優(yōu)先編碼器）、74LS147（10線-4線BCD優(yōu)先編碼器）在邏輯符號中，小圓圈表示低電平有效表4.3.1

74LS148的功能表輸入輸出S1000000000××××××××111111110×××××××10××××××110×××××1110××××11110×××111110××1111110×11111110111

111

000

001

010

011

100

101

110

111111001010101010101012.二---十進(jìn)制優(yōu)先編碼器二-十進(jìn)制優(yōu)先編碼器也稱BCD優(yōu)先編碼器圖4.3.3

74LS147的邏輯符號表4.3.2

74LS147的功能表111111111××××××××0×××××××01××××××011×××××0111××××01111×××011111××0111111×011111110111111111111011001111000100110101011110011011110譯碼是編碼的逆過程，譯碼器(Decoder)的邏輯功能是將輸入二進(jìn)制代碼的原意“譯成”相應(yīng)的狀態(tài)信息。4.3.2譯碼器譯碼器有兩種類型：一類是變量譯碼器，也稱唯一地址譯碼器，常用于計算機(jī)中將一個地址代碼轉(zhuǎn)換成一個有效信號；另一類是顯示譯碼器，主要用于驅(qū)動數(shù)碼管顯示數(shù)字或字符。地址譯碼器的原理框圖如圖4.3.4所示，它有n個輸入端、m個譯碼輸出端，m≤2n。譯碼器工作時，對于n變量的每一組輸入代碼，m個輸出中僅有一個為有效電平，其余輸出均為無效電平。

二進(jìn)制譯碼器有n位輸入、2n位輸出。常用的中規(guī)模集成芯片有74LS139（雙2線-4線譯碼器）、74LS138(3線-8線譯碼器)、74LS154（4線-16線譯碼器）等。1.二進(jìn)制譯碼器1）譯碼器的功能描述（1）2-4譯碼器表4.3.3

2-4譯碼器的功能表EA1A010000××000110111111011110111101111074HC139集成譯碼器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E輸出輸入功能表（2）3-8譯碼器引腳圖邏輯符號74HC138集成譯碼器內(nèi)部邏輯電路LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E1輸出輸入A1A074HC138集成譯碼器功能表

可見，譯碼器的每一個輸出函數(shù)對應(yīng)輸入變量的一組取值，當(dāng)使能端有效時，它正好是輸入變量最小項的非。因此變量譯碼器也稱為最小項發(fā)生器。2）譯碼器的擴(kuò)展圖4.3.7采用2片3-8譯碼器擴(kuò)展成4線-16線譯碼器

用74X139和74X138構(gòu)成5線-32線譯碼器二進(jìn)制譯碼器的應(yīng)用很廣，典型的應(yīng)用有以下幾種：（1）實現(xiàn)邏輯函數(shù)；（2）實現(xiàn)存儲系統(tǒng)的地址譯碼；（3）帶使能端的譯碼器可用作數(shù)據(jù)分配器或脈沖分配器。3）譯碼器的應(yīng)用~3線–8線譯碼器的~

含三變量函數(shù)的全部最小項。Y0Y7基于這一點(diǎn)用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。（1）用譯碼器實現(xiàn)邏輯函數(shù)...當(dāng)E1=1，E2=E3=0時用一片74HC138實現(xiàn)函數(shù)首先將函數(shù)式變換為最小項之和的形式

在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù).數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開關(guān)，是一種能將從數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖（3）用74HC138組成數(shù)據(jù)分配器用譯碼器實現(xiàn)數(shù)據(jù)分配器

010CBA當(dāng)ABC=010，E1=1，E2=D，E3=0時，Y2=D采用Multisim軟件對電路仿真輸入輸出E1E3E2A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138譯碼器作為數(shù)據(jù)分配器時的功能表

二---十進(jìn)制譯碼器也稱BCD譯碼器，它的功能是將輸入的一位BCD碼（四位二進(jìn)制代碼)譯成10個高、低電平輸出信號，因此也叫4-10譯碼器。2.二—十進(jìn)制譯碼器74LS42的功能表3.顯示譯碼器（1）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。

由于數(shù)碼管有共陰、共陽之分，因此常用的顯示譯碼器也分兩類：一類譯碼器的輸出為低電平有效，如74LS46、74LS47等，可驅(qū)動共陽極數(shù)碼管；另一類譯碼器的輸出為高電平有效，如74LS48、74LS49等，可驅(qū)動共陰極數(shù)碼管。（2）常用的集成七段顯示譯碼器74LS4774LS48圖4.3.12七段顯示譯碼器輸入輸出功能及顯示字符LTRBID3D2D1D001×1111111111×0×1×××××××××××××0000××××000000010010001101000101011001111000100110011111111110000000111111111111110000001100111100100100000110100110001001001100000000111100000000001100試燈輸入紋波滅零輸入熄滅輸入0123456789圖4.3.13具有滅0控制功能的數(shù)碼顯示系統(tǒng)4.3.3數(shù)據(jù)選擇器1、數(shù)據(jù)選擇器的定義與功能

數(shù)據(jù)選擇的功能：在通道選擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個輸入的單刀多擲開關(guān)，又稱“多路開關(guān)”。2、4選1數(shù)據(jù)選擇器2位地址碼輸入端使能信號輸入端，低電平有效1路數(shù)據(jù)輸出端（1）邏輯電路數(shù)據(jù)輸入端（2）工作原理及邏輯功能00I3011011=1=00××1YS0S1E地址使能輸出輸入功能表0 0 0 I00 0 1 I10 1 0 I20 1 1 I33、集成電路數(shù)據(jù)選擇器（1）8選1數(shù)據(jù)選擇器74HC151YYE74LS151S2S1S0YD7D6D5D4D3D2D1D0Y常用的集成數(shù)據(jù)選擇器有74LS157(四2選1)、74LS153(雙4選1)、74LS151（8選1)、74LS150（16選1）等。（2）74LS151的內(nèi)部電路邏輯圖2個互補(bǔ)輸出端8路數(shù)據(jù)輸入端1個使能輸入端3個地址輸入端74LS151的內(nèi)部邏輯圖輸入輸出使能選擇YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD7（3）74LS151的功能表當(dāng)E=1時，Y=0。當(dāng)E=0時數(shù)據(jù)選擇器的應(yīng)用很廣，典型應(yīng)用有以下幾個方面：①作數(shù)據(jù)選擇，以實現(xiàn)多路信號分時傳送。②實現(xiàn)組合邏輯函數(shù)。③在數(shù)據(jù)傳輸時實現(xiàn)并—串轉(zhuǎn)換。④產(chǎn)生序列信號。4、數(shù)據(jù)選擇器的應(yīng)用（重點(diǎn)）①數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器控制Di，就可得到不同的邏輯函數(shù)。當(dāng)D0=D3=D5=

D7=0D1=D2=D4=

D6=1時：當(dāng)D0=D3=D5=

D7=1D1=D2=D4=

D6=0時：當(dāng)E=0時：YYE74LS151S2S1S0YD7D6D5D4D3D2D1D0Y4、數(shù)據(jù)選擇器的應(yīng)用（重點(diǎn)）比較Y與L，當(dāng)

D3=D5=D6=D7=1D0=D1=D2=D4=0時，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYABC10Y=L例、試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)解:利用8選1數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟a、將函數(shù)變換成最小項表達(dá)式b、將使器件處于使能狀態(tài)c、地址信號S2、S1

、S0

作為函數(shù)的輸入變量d、處理數(shù)據(jù)輸入D0~D7信號電平。邏輯表達(dá)式中有mi，則相應(yīng)Di=1，其他的數(shù)據(jù)輸入端均為0。總結(jié):將兩片74151組成二位8選1的數(shù)據(jù)選擇器②

擴(kuò)展位的擴(kuò)展字的擴(kuò)展將兩片74LS151連接成一個16選1的數(shù)據(jù)選擇器

③實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換【例4.3.4】試用4選1MUX實現(xiàn)三變量函數(shù)：解：（1）確定4選1MUX的地址輸入，將A1、A0分別接A、B,則F可寫成（2）確定4選1MUX的數(shù)據(jù)輸入比較Y與F

數(shù)據(jù)分配器又稱多路分配器(DEMUX)，其功能與數(shù)據(jù)選擇器相反，它可以將一路輸入數(shù)據(jù)按n位地址分送到2n個數(shù)據(jù)輸出端上。4.3.4數(shù)據(jù)分配器圖4.3.24用譯碼器實現(xiàn)DEMUX圖4.3.25多通道數(shù)據(jù)分時傳送數(shù)據(jù)分配器常與數(shù)據(jù)選擇器聯(lián)用，以實現(xiàn)多通道數(shù)據(jù)分時傳送。

數(shù)值比較器是對兩個位數(shù)相同的二進(jìn)制數(shù)進(jìn)行數(shù)值比較，并判定其關(guān)系大小的組合邏輯電路，比較結(jié)果有A>B、A<B和A=B三種情況。4.3.5數(shù)值比較器1、1位數(shù)值比較器(設(shè)計)2、2位數(shù)值比較器：輸入：兩個2位二進(jìn)制數(shù)

A=A1A0、B=B1B0能否用1位數(shù)值比較器設(shè)計兩位數(shù)值比較器?比較兩個2位二進(jìn)制數(shù)的大小的電路當(dāng)高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結(jié)果就是兩個數(shù)的比較結(jié)果。當(dāng)高位相等時，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。用一位數(shù)值比較器設(shè)計多位數(shù)值比較器的原則

真值表001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1輸出輸入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)兩位數(shù)值比較器邏輯圖FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)3、集成數(shù)值比較器74LS85（1）集成數(shù)值比較器74LS85的功能74LS85的引腳圖

74LS85是四位數(shù)值比較器，其工作原理和兩位數(shù)值比較器相同。74LS85的示意框圖輸入輸出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0××HLLHA3

=B3A2

=B2A1

=B1A0

=B0HHLLLLA3

=B3A2

=B2A1

=B1A0

=B0LLLHHL用兩片74LS85組成8位數(shù)值比較器（串聯(lián)擴(kuò)展方式）。（2）集成數(shù)值比較器的位數(shù)擴(kuò)展輸入:A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0輸出:FBA>FBA<FBA=高位片輸出低位片B3A3~B0A0B7A7~B4A4用兩片74LS85組成16位數(shù)值比較器（串聯(lián)擴(kuò)展方式）。高位片

輸出低位片B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12采用串聯(lián)擴(kuò)展方式數(shù)值比較器用74HC85組成16位數(shù)值比較器的并聯(lián)擴(kuò)展方式。B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12輸出圖4.3.27用4位數(shù)值比較器擴(kuò)展為8位數(shù)值比較器圖4.3.28

4位比較器擴(kuò)展為16位比較器4.3.6算術(shù)運(yùn)算電路在兩個1位二進(jìn)制數(shù)相加時，不考慮低位來的進(jìn)位的相加---半加在兩個二進(jìn)制數(shù)相加時，考慮低位進(jìn)位的相加---全加半加器全加器1、半加器和全加器兩個1位二進(jìn)制數(shù)相加:（1）1位半加器（HalfAdder）

不考慮低位進(jìn)位，將兩個1位二進(jìn)制數(shù)A、B相加的器件。

半加器的真值表

邏輯表達(dá)式1000C011110101000SBA

半加器的真值表BABAS+=如用與非門實現(xiàn)最少要幾個門?C=AB

邏輯圖（2）1位全加器（FullAdder）

1110100110010100全加器真值表

全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。111011101001110010100000CiSCi-1BA

你能用74151\74138設(shè)計全加器嗎?

用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同?

于是可得全加器的邏輯表達(dá)式為（1）串行進(jìn)位加法器如何用1位全加器實現(xiàn)兩個四位二進(jìn)制數(shù)相加？

A3

A2A1

A0+B3

B2

B1

B0=?低位的進(jìn)位信號送給鄰近高位作為輸入信號，采用串行進(jìn)位加法器運(yùn)算速度不高。2、多位數(shù)加法器0定義兩個中間變量Gi和Pi：（2）超前進(jìn)位加法器

提高運(yùn)算速度的基本思想：設(shè)計進(jìn)位信號產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進(jìn)位信號，而無需等待最低位的進(jìn)位信號。定義第i位的進(jìn)位信號（Ci

）：

4位全加器進(jìn)位信號的產(chǎn)生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3

（G2+P2C1)=G3+P3G2+P3P2C1

=G3+P3G2+P3P2(G1+P1C0)

C3=G3+P3G2+P3P2G1+P3P2P1(G0+P0C-1)Ci=Gi＋Pi

Ci-1

集成超前進(jìn)位產(chǎn)生器74LS182內(nèi)部邏輯圖邏輯符號超前進(jìn)位集成4位加法器74LS283

74HC283邏輯框圖

74HC283引腳圖74HC283邏輯框圖3、超前進(jìn)位加法器74LS283的應(yīng)用例1.用兩片74LS283構(gòu)成一個8位二進(jìn)制數(shù)加法器。在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。8421碼輸入余3碼輸出1100例.用74283構(gòu)成將8421BCD碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路。8421碼余3碼000000010010001101000101+0011+0011+0011CO【例4.3.6】試用4位二進(jìn)制全加器74LS283構(gòu)成一位8421BCD碼加法電路。解：4位二進(jìn)制加法器按二進(jìn)制數(shù)規(guī)則進(jìn)行加法運(yùn)算，運(yùn)算結(jié)果也是用二進(jìn)制數(shù)表示。十進(jìn)制數(shù)加法的進(jìn)位規(guī)則是“逢10進(jìn)1”，且運(yùn)算結(jié)果也應(yīng)該用8421BCD碼來表示，因此必須將二進(jìn)制加法器的運(yùn)算結(jié)果進(jìn)行修正，才能得到等值的8421BCD碼。表4.3.12十進(jìn)制數(shù)0～19與二進(jìn)制數(shù)、8421BCD碼的對應(yīng)關(guān)系

等效十進(jìn)制數(shù)兩個ＢＣＤ碼相加求和輸出（ＢＣＤ）碼進(jìn)位和（二進(jìn)制數(shù)）十位個位C4S3S2S1S0D10D3D2D1D000000000000100001000012000100001030001100011400100001005001010010160011000110700111001118010000100090100101001100101010000110101110001120110010010130110110011140111010100150111110101161000010110171000110111181001011000191001111001B1B0B3B2A1A0A3

A2S374LS283S2S1S0C4

C0從表中還可看出，當(dāng)8421BCD碼有進(jìn)位時，D10=1,因此可以將D10看做修正標(biāo)志。當(dāng)D10=0，即二進(jìn)制數(shù)≤9（1001）時，不需要修正；當(dāng)D10=1，即二進(jìn)制數(shù)≥10（1010）時，需要修正。通過表4.3.12求出D10與C4、S3～S0的邏輯關(guān)系并構(gòu)成校正電路，則可實現(xiàn)二進(jìn)制運(yùn)算結(jié)果到8421BCD碼的等值轉(zhuǎn)換。從表4.3.12中可以看出，當(dāng)輸入C4=1或S3、S1同時為1，或S3、S2同時為1時，D10就為1，因而修正標(biāo)志D10可寫成D10=C4+S3S1+S3S2

當(dāng)D10=1時，需要對二進(jìn)制加法器的運(yùn)算結(jié)果進(jìn)行修正。因此整個8421BCD碼加法電路需要用2片74LS283，第Ⅰ片完成二進(jìn)制數(shù)的相加操作，第Ⅱ片完成和的修正操作，其電路如圖4.3.33所示。圖4.3.33一位8421BCD碼加法器4.4組合邏輯電路中的競爭與冒險

在組合電路中，某一輸入變量經(jīng)不同途