關鍵電路的EMC設計課件

關鍵電路EMC設計技術(shù)關鍵電路EMC設計技術(shù)1目錄干擾抑制設計時鐘電路干擾抑制設計總線電路干擾抑制設計關鍵IC的電源去耦設計接口電路干擾抑制設計抗干擾設計復位電路抗干擾設計面板指示燈抗干擾設計接口電路抗干擾設計關鍵IC的電源抗干擾設計撥碼開關及鍵盤電路抗干擾設計目錄干擾抑制設計2時鐘信號沿的設計在滿足產(chǎn)品功能要求的情況下，沿盡可能緩；如右圖所示，使沿變緩的方法是增大電阻R和電容C的值；所以，單板原理圖設計時，在時鐘信號的輸出端串聯(lián)一個電阻R，此電阻同時可以用來進行匹配（見后續(xù)描述）；電容C的實現(xiàn)可以采用在PCB設計時預留焊盤或通過信號線的對地分布電容來控制。時鐘信號沿的設計在滿足產(chǎn)品功能要求的情況下，沿盡可能緩；3時鐘輸出匹配設計時鐘輸出不匹配帶來的危害：信號不匹配會導致信號來回反射，反射信號會在原來信號上疊加，產(chǎn)生振鈴或過沖，導致較為嚴重的輻射，如下圖：時鐘輸出匹配設計時鐘輸出不匹配帶來的危害：4時鐘輸出匹配設計通用的輸出匹配方法：一般器件的輸出阻抗為十幾個歐姆，而PCB板上的走線阻抗Z0范圍為50～90歐姆，導致非常嚴重的失配，一般采用串聯(lián)一個電阻的方式進行匹配，電阻的選擇可以在22～51歐姆之間。時鐘輸出匹配設計通用的輸出匹配方法：5時鐘輸出匹配設計時鐘輸出匹配后的改善：從下圖中的左圖可以看出，原先的過沖沒有了，所以右圖中的頻域輻射圖得到了很大的改善。時鐘輸出匹配設計時鐘輸出匹配后的改善：6時鐘輸出或驅(qū)動器件的電源去耦設計時鐘器件的電源去耦方式一般為：磁珠＋10uF電容＋高頻電容；高頻電容的選擇：根據(jù)時鐘頻率選擇電容的容值，選擇范圍為：100pF～0.1uF，典型值為1000pF。時鐘輸出或驅(qū)動器件的電源去耦設計時鐘器件的電源去耦方式一般為7時鐘輸出或驅(qū)動器件的地設計時鐘器件的金屬外殼在PCB設計時需要定義為地網(wǎng)絡屬性。時鐘輸出或驅(qū)動器件的地設計時鐘器件的金屬外殼在PCB設計時需8周期性窄帶尖蜂噪聲抑制方法確認時鐘線是否走內(nèi)層，并且靠近地平面走線；如果時鐘線走內(nèi)層仍然輻射超標，則需要考慮下次改板時在時鐘線兩側(cè)包地線。GND平面走線層包地線包地線周期性窄帶尖蜂噪聲抑制方法確認時鐘線是否走內(nèi)層，并且靠近地平9周期性窄帶尖蜂噪聲抑制方法確認是否存在時鐘線跨地平面分割走線的現(xiàn)象，跨分割會使得信號回路面積增大，如下圖比較。在改板時一定要處理跨分割問題。周期性窄帶尖蜂噪聲抑制方法確認是否存在時鐘線跨地平面分割走線10周期性窄帶尖蜂噪聲抑制方法如下圖，時鐘源靠近負載的目的是使時鐘走線即可能短；GND晶振RPCB周期性窄帶尖蜂噪聲抑制方法如下圖，時鐘源靠近負載的目的是使時11周期性窄帶尖蜂噪聲抑制方法時鐘線的粗細跳變會導致時鐘信號出現(xiàn)阻抗失配問題，使時鐘波形產(chǎn)生畸變，引起EMI問題；GND晶振R強烈的EMI源周期性窄帶尖蜂噪聲抑制方法時鐘線的粗細跳變會導致時鐘信號出現(xiàn)12周期性窄帶尖蜂噪聲抑制方法時鐘線換層過孔附近是否有地過孔。走線層地層地層走線層時鐘線時鐘線換層過孔周期性窄帶尖蜂噪聲抑制方法時鐘線換層過孔附近是否有地過孔。走13總線電路干擾抑制設計干擾抑制設計時鐘電路干擾抑制設計總線電路干擾抑制設計關鍵IC的電源去耦設計接口電路干擾抑制設計抗干擾設計復位電路抗干擾設計面板復位電路抗干擾設計面板指示燈抗干擾設計接口電路抗干擾設計關鍵IC的電源抗干擾設計面板撥碼開關電路抗干擾設計總線電路干擾抑制設計干擾抑制設計14總線信號沿的設計對于可編程的總線輸出芯片，建議使用軟件控制其沿的陡度；對于不可編程的芯片，采用的方法同時鐘源，但給每根總線都并電容的可能性不大，因為每根總線對地都有分布電容，所以增大右圖中的R同樣可以減緩信號上升沿?？偩€信號沿的設計對于可編程的總線輸出芯片，建議使用軟件控制其15總線信號輸出匹配設計匹配電阻的選擇：22歐姆～51歐姆。一般不建議采用阻排，因為阻排容易產(chǎn)生串擾，并且阻排之中如果有一個電阻故障，整個阻排都需要更換，成本大?？偩€信號輸出匹配設計匹配電阻的選擇：22歐姆～51歐姆。16總線是否有匹配總線輸出建議采用始端輸出匹配電阻進行匹配，可以有效減小總線輻射，注意匹配電阻靠近驅(qū)動源放置；總線是否有匹配總線輸出建議采用始端輸出匹配電阻進行匹配，可以17非周期、密集型窄帶尖蜂噪聲抑制方法總線驅(qū)動和接收芯片的電源必須有良好的濾波電路，具體芯片：CPUFlashSDRAMVCC電容Bead非周期、密集型窄帶尖蜂噪聲抑制方法總線驅(qū)動和接收芯片的電源必18非周期、密集型窄帶尖蜂噪聲抑制方法上圖為信號線換層過孔附近無地過孔（過孔距離較遠）的情況，桔黃色虛線為回流面積區(qū)，下圖為走線換層過孔附近有地過孔，可以看出下圖較上圖有較小的信號回流面積，所以輻射能大大減小。走線層地層地層走線層總線線時鐘線換層過孔走線層地層地層走線層總線線時鐘線換層過孔非周期、密集型窄帶尖蜂噪聲抑制方法上圖為信號線換層過孔附近無19非周期、密集型窄帶尖蜂噪聲抑制方法走線粗細的跳變會導致信號出現(xiàn)阻抗失配問題，使信號波形產(chǎn)生畸變，引起EMI問題；強烈的EMI源非周期、密集型窄帶尖蜂噪聲抑制方法走線粗細的跳變會導致信號出20總線過孔處的地過孔設置是否合理信號過孔附近無地過孔，回路面積變大增加了地過孔，回路面積變小，輻射得到抑制總線過孔處的地過孔設置是否合理信號過孔附近無地過孔，回路面積21各種PCB上總線的處理單層板上，總線簇兩側(cè)應加包地線；雙層板上，總線簇兩側(cè)加包地線或者另外一層（非總線所在層）的總線投影區(qū)域內(nèi)鋪接地銅皮；多層板上，總線簇應靠近完整地平面走線，最好走內(nèi)層。各種PCB上總線的處理單層板上，總線簇兩側(cè)應加包地線；22關鍵IC的電源去耦設計干擾抑制設計時鐘電路干擾抑制設計總線電路干擾抑制設計關鍵IC的電源去耦設計接口電路干擾抑制設計抗干擾設計復位電路抗干擾設計面板復位電路抗干擾設計面板指示燈抗干擾設計接口電路抗干擾設計關鍵IC的電源抗干擾設計面板撥碼開關電路抗干擾設計關鍵IC的電源去耦設計干擾抑制設計23關鍵IC的電源去耦設計無去耦設計的危害關鍵IC的電源去耦設計無去耦設計的危害24關鍵IC的電源去耦設計危害的解決方法關鍵IC的電源去耦設計危害的解決方法25關鍵IC的電源去耦設計如何進行去耦設計采用磁珠＋低頻電容＋高頻電容的組合方式，其中：磁珠選擇的原則DC阻值越小越好，百兆電阻越大越好；低頻電容的一般取值為10uF；高頻電容的取值一般為100pF～0.1uF，典型值為1000pF。關鍵IC的電源去耦設計如何進行去耦設計26接口電路干擾抑制設計

干擾抑制設計時鐘電路干擾抑制設計總線電路干擾抑制設計關鍵IC的電源去耦設計接口電路干擾抑制設計抗干擾設計復位電路抗干擾設計面板復位電路抗干擾設計面板指示燈抗干擾設計接口電路抗干擾設計關鍵IC的電源抗干擾設計面板撥碼開關電路抗干擾設計接口電路干擾抑制設計

干擾抑制設計27接口電路干擾抑制設計接地設計接口電路干擾抑制設計接地設計28接口電路干擾抑制設計濾波設計接口電路干擾抑制設計濾波設計29接口電路干擾抑制設計R可以有效的減小干擾電流的幅度，C可以將干擾迅速的泄放至大地中，避免對外干擾。電容必須接低阻抗且無任何噪聲的“干凈地”如果該接口傳輸高頻信號，R和C都會對信號的質(zhì)量有影響。接口電路干擾抑制設計R可以有效的減小干擾電流的幅度，C可以將30接口電路干擾抑制設計接口電路干擾抑制設計31復位電路抗干擾設計

干擾抑制設計時鐘電路干擾抑制設計總線電路干擾抑制設計關鍵IC的電源去耦設計接口電路干擾抑制設計抗干擾設計復位電路抗干擾設計面板指示燈抗干擾設計接口電路抗干擾設計關鍵IC的電源抗干擾設計面板撥碼開關電路抗干擾設計復位電路抗干擾設計

干擾抑制設計32復位電路抗干擾設計面板復位按鈕是靜電非常敏感的電路，可以采用右圖兩種方法處理。其中電容的典型值為560pF，雙向TVS管可以選擇結(jié)電容較小的的管子，結(jié)電容在1000pF以下。此外，盡可能增加R進行限流。復位電路抗干擾設計面板復位按鈕是靜電非常敏感的電路，可以采用33面板指示燈抗干擾設計

干擾抑制設計時鐘電路干擾抑制設計總線電路干擾抑制設計關鍵IC的電源去耦設計接口電路干擾抑制設計抗干擾設計復位電路抗干擾設計面板指示燈抗干擾設計接口電路抗干擾設計關鍵IC的電源抗干擾設計面板撥碼開關電路抗干擾設計面板指示燈抗干擾設計

干擾抑制設計34面板指示燈抗干擾設計

一、串聯(lián)限流原理：采用串聯(lián)電阻、磁珠或電感的方式進行ESD電流抑制。優(yōu)點：電路簡單、成本低廉。缺點：電阻太大時會對信號造成明顯衰減，所以只能用于高輸入阻抗、低速率的端口。面板指示燈抗干擾設計

一、串聯(lián)限流35面板指示燈抗干擾設計串聯(lián)限流的PCB設計方法：——限流電阻（磁珠、電感）不要太靠近接口。面板指示燈抗干擾設計串聯(lián)限流的PCB設計方法：36面板指示燈抗干擾設計三、并聯(lián)分流——TVS或壓敏電阻原理：利用TVS和艷敏電阻的高壓擊穿箝位特性對電路進行ESD脈沖保護。優(yōu)點：箝位電壓穩(wěn)定，保護性能好。缺點：成本昂貴，寄生電容較大。面板指示燈抗干擾設計三、并聯(lián)分流——TVS或壓敏電阻37接口電路抗干擾設計干擾抑制設計時鐘電路干擾抑制設計總線電路干擾抑制設計關鍵IC的電源去耦設計接口電路干擾抑制設計抗干擾設計復位電路抗干擾設計面板指示燈抗干擾設計接口電路抗干擾設計關鍵IC的電源抗干擾設計面板撥碼開關電路抗干擾設計接口電路抗干擾設計干擾抑制設計38接口電路抗干擾設計在對接口連接器進行放電時，連接器內(nèi)的插針極易耦合出靜電電流；采取的措施：1、采用TVS管進行靜電抑制（TVS管為瞬態(tài)抑制二極管），并使用限流電阻進行限流，如下圖所示；2、選用抗靜電能力較強的接口芯片。接口電路抗干擾設計在對接口連接器進行放電時，連接器內(nèi)的插針極39接口電路抗干擾設計USB接口可以使用集成二極管與TVS管的模塊，PCB尖端也可以作為一種輔助防護手段。接口電路抗干擾設計USB接口40接口電路抗干擾設計USB接口也可以采用帶有EMI濾波功能的TVS陣列。接口電路抗干擾設計USB接口41接口電路抗干擾設計音頻端口——揚聲器音頻端口速率較低，可以采用壓敏電阻的方式進行靜電防護，L為磁珠，用來進行高頻濾波。壓敏電阻需要選擇時需要考慮其寄生電容的容值，以便能夠和磁珠共同構(gòu)成LC濾波電路。接口電路抗干擾設計音頻端口——揚聲器42接口電路抗干擾設計音頻端口——耳機采用壓敏和磁珠組合的方式進行防護，壓敏用來泄流，磁珠用來進行限流和EMI濾波。接口電路抗干擾設計音頻端口——耳機43關鍵IC的電源抗干擾設計

干擾抑制設計時鐘電路干擾抑制設計總線電路干擾抑制設計關鍵IC的電源去耦設計接口電路干擾抑制設計抗干擾設計復位電路抗干擾設計面板指示燈抗干擾設計接口電路抗干擾設計關鍵IC的電源抗干擾設計面板撥碼開關電路抗干擾設計關鍵IC的電源抗干擾設計

干擾抑制設計44關鍵IC的電源抗干擾設計

四、并聯(lián)分流——并聯(lián)高速開關二極管原理：使外來脈沖泄放到電源或地上面，從而起到保護器件的目的。優(yōu)點：反應速度快、寄生電容小。缺點：使用元器件較多，占PCB面積大。關鍵IC的電源抗干擾設計

四、并聯(lián)分流——并聯(lián)高速開關二極管45關鍵IC的電源抗干擾設計并聯(lián)高速開關二極管的PCB設計方法——按照下圖右圖中的方式進行布線，以求減小殘壓。關鍵IC的電源抗干擾設計并聯(lián)高速開關二極管的PCB設計方法46關鍵IC的電源抗干擾設計五、并聯(lián)火花間隙（PCB走線尖端）原理：采用右圖中所示得PCB走線尖端方式，當有靜電脈沖耦合時，尖端上得電荷密度會非常高，從而發(fā)生擊穿，將靜電能量泄放掉，達到保護內(nèi)部電路得目的。優(yōu)點：成本極低、實現(xiàn)容易。缺點：反應速度較慢，通常為10ns，并且殘壓很高，此外，這種方式受大氣壓、濕度、電極形狀以及靜電電壓得高低影響很大，防護性能不穩(wěn)定。關鍵IC的電源抗干擾設計五、并聯(lián)火花間隙（PCB走線尖端）47面板撥碼開關電路抗干擾設計干擾抑制設計時鐘電路干擾抑制設計總線電路干擾抑制設計關鍵IC的電源去耦設計接口電路干擾抑制設計抗干擾設計復位電路抗干擾設計面板指示燈抗干擾