igb器件柵極短路漏電原因分析

igb器件柵極短路漏電原因分析

0雙極pnp晶體導(dǎo)通壓降低絕緣體雙極體群落（igdt）是一種新型的電磁器。根據(jù)設(shè)備結(jié)構(gòu)，igdt可以對(duì)應(yīng)于n通道的vdmos和pvm兩個(gè)極的功率輸出，形成一個(gè)復(fù)雜的功率輸出，并將輸出阻力vmmo、雙向pvm晶的輸出阻止功能融為一體。具有導(dǎo)致性強(qiáng)、開關(guān)損失低、安全操作面積大、應(yīng)用可靠性強(qiáng)、電流處理能力強(qiáng)等特點(diǎn)。廣泛應(yīng)用于大型能源電子行業(yè)，如電源、電源、交流電機(jī)、，輸出旁道等。它可以提高供電效率，節(jié)省大量能源消耗。它是國家鼓勵(lì)發(fā)展的功率裝置。傳統(tǒng)的電力電子器件通常是雙極型的,其高壓大電流是通過縱向結(jié)構(gòu)來實(shí)現(xiàn),對(duì)工藝的精細(xì)加工要求不高,而新型的電力電子器件LDMOS,VDMOS和IGBT是通過柵極控制大電流,大電流是成千上萬個(gè)小的MOS管并聯(lián)而成,任意一個(gè)小的MOS單元的失效都會(huì)導(dǎo)致整個(gè)器件的失效,對(duì)制造過程中的工藝管控要求明顯提高。柵極漏電是MOS單元參數(shù)失效的主要因素,而且器件的功率越大,并聯(lián)的MOS單元越多,出現(xiàn)柵極漏電的概率就越大,所以在IGBT芯片制造過程中,柵極漏電的控制是IGBT芯片制造的關(guān)鍵技術(shù)。1關(guān)于igbt的工作原理IGBT為一個(gè)n溝道增強(qiáng)型絕緣柵雙極晶體管結(jié)構(gòu),其器件結(jié)構(gòu)如圖1所示,IGBT正面與n溝道增強(qiáng)型的VDMOS結(jié)構(gòu)相似,VDMOS結(jié)構(gòu)中n+區(qū)和p+型區(qū)短接形成的源區(qū)等效于IGBT的發(fā)射極;VDMOS的柵極等效于IGBT的柵極;IGBT結(jié)構(gòu)中的p型體區(qū)、n-漂移區(qū)和n+緩沖區(qū)、背面的p+注入?yún)^(qū)形成pnp三極管,pnp三極管的發(fā)射極等效于IGBT的集電極。IGBT背面是pnp三極管的發(fā)射極,它向pnp晶體管的n-基區(qū)注入空穴,進(jìn)行電導(dǎo)調(diào)制,以降低器件的通態(tài)電壓,故將p+區(qū)稱為IGBT的注入?yún)^(qū),它是IGBT特有的功能區(qū)。BUS區(qū)域是將多條多晶硅柵并聯(lián)匯總到柵極的區(qū)域,BUS區(qū)又分為中心區(qū)和主結(jié)區(qū)。IGBT的工作原理是當(dāng)柵極偏壓大于開啟電壓時(shí),在多晶硅柵下面形成溝道,使n-MOS管導(dǎo)通,導(dǎo)通電流給pnp晶體管提供基極電流,使pnp晶體管導(dǎo)通,電流從背面集電極流過各元胞的溝道,然后匯集到正面的發(fā)射極,形成了發(fā)射極-集電極的電流通道,使IGBT導(dǎo)通。反之在柵極電壓達(dá)不到開啟電壓的情況下,多晶硅柵下面的溝道消除,切斷pnp晶體管的基極電流,VDMOS和pnp晶體管進(jìn)入截止?fàn)顟B(tài),使IGBT關(guān)斷。2柵極短路模式從IGBT芯片的結(jié)構(gòu)設(shè)計(jì)中可以看出,發(fā)生柵極漏電的位置可能在元胞區(qū)或BUS區(qū)域,柵極的漏電問題可以分為兩大類:一類是漏電情況比較嚴(yán)重,基本達(dá)到測(cè)試設(shè)備的保護(hù)上限,可以稱作柵極短路模式;另一類是微漏,漏電情況和測(cè)試要求在同一數(shù)量級(jí),只是比規(guī)格值大一些,可以稱作柵極輕微漏電模式。2.1器件無輸出特性曲線多晶硅柵極與發(fā)射極之間短路,Iges漏電很大,Vge無法形成溝道,此時(shí)器件無輸出特性曲線。電極間鈍化膜異常和表面電極之間漏電是主要原因。2.1.1psg膜的密封優(yōu)化電極之間鈍化膜異常問題主要有:磷硅玻璃(PSG)鈍化膜生長過程中形成針孔,在后續(xù)光刻中由于光刻版臟、膠面針孔、邊膠清洗液飛濺等問題容易在引線孔以外的區(qū)域形成針孔。另外PSG膜,在多晶硅柵的邊緣覆蓋較少或引線孔濕法刻蝕過多等問題,容易破壞電極間鈍化膜,形成(G-E)漏電通道。為了解決PSG鈍化層異常導(dǎo)致的漏電問題,PSG膜分2～3次淀積完成或在生長PSG膜之前,先淀積一層不摻雜的氧化硅,減少PSG本身針孔的影響;在孔光刻版的兩面同時(shí)添加保護(hù)膜,光刻膠采用厚膠工藝,減小光刻工藝所致針孔的影響;監(jiān)控PSG膜的磷含量,確保回流后的臺(tái)階覆蓋和電極孔濕法刻蝕的速度滿足工藝要求。通過以上措施能夠有效減少電極間鈍化膜的異常,減少GE間短路漏電。2.1.2igbt芯片級(jí)對(duì)制表面電阻殘鋁和劃傷是造成表面柵極漏電的主要因素,必須從工藝設(shè)計(jì)、過程管控、結(jié)果檢查等多方面共同努力,才能有效抑制表面漏電問題的出現(xiàn)。由于IGBT芯片功率比較大,正面電極的金屬層比較厚,形成電極的光刻和刻蝕工藝設(shè)計(jì)要有足夠的余量,減少批量生產(chǎn)中出現(xiàn)殘鋁的幾率;在IGBT芯片背面薄片加工過程中,正面電極極易造成劃傷,必須采購專用薄片加工的工夾具,對(duì)操作員工進(jìn)行專業(yè)的培訓(xùn),才能有效控制劃傷,減少表面電極短路所致的漏電。2.2柵極電阻問題以柵極輕微漏電模式出現(xiàn)的問題原因很復(fù)雜,這種漏電一般只發(fā)生在極少數(shù)元胞區(qū),Iges僅比測(cè)試規(guī)范大一些,管芯能夠開啟,輸出功能正常,所以漏電發(fā)生的點(diǎn)很難找到。可以使用晶體管圖示儀放開漏電測(cè)試的功率限制,在熱成像系統(tǒng)下測(cè)試Iges,可以清楚發(fā)現(xiàn)漏電位置,如圖2所示。通常造成部分元胞漏電的可能性有如下幾個(gè)方面,需要在制造過程中注意。1)多晶硅柵下面氧化層質(zhì)量的好壞直接決定了柵極漏電問題的嚴(yán)重程度。如果制造過程中柵氧化層的損傷如果得不到有效的恢復(fù),就會(huì)在柵氧化層中形成缺陷,這些缺陷容易導(dǎo)致柵極漏電,通過SEM剖面圖很難發(fā)現(xiàn)問題點(diǎn),更多地通過參數(shù)測(cè)試推斷柵氧化層存在缺陷,所以在產(chǎn)品的流程設(shè)計(jì)和工藝管控過程中需要加強(qiáng)對(duì)柵氧化層的保護(hù)。2)多晶硅柵邊緣下面的柵氧化層受損,形成如圖3圓圈區(qū)所示的凹陷,在后續(xù)的工藝加工過程中,就容易在該區(qū)域堆積各種無法清潔的微小沾污,這些小沾污就容易在多晶硅柵和發(fā)射極的n+區(qū)域形成漏電通道,一般這種漏電表現(xiàn)為電阻特性,阻值為幾百甚至幾千歐姆。因此多晶硅柵形成后,后續(xù)高溫工藝的清洗條件選擇要得當(dāng),盡量避免使用氫氟酸。3)多晶硅柵形貌的好壞直接影響Iges參數(shù)的良率,是做好IGBT的前提條件。因?yàn)楣钖诺倪吘壊徽R,在異常區(qū)域容易堆積刻蝕的殘留物,影響PSG鈍化工藝臺(tái)階覆蓋,柵極之間漏電的幾率就大為增加。總之,柵極漏電問題主要由柵氧化質(zhì)量、多晶硅柵的形貌以及柵極與發(fā)射極之間的隔離等問題所致,為了有效控制柵極漏電,在IGBT的芯片制造過程中需要在以下幾方面做好控制:1)柵氧化層的質(zhì)量是MOS工藝的關(guān)鍵,可靠的氧化前處理,氧化爐可動(dòng)離子的監(jiān)控,合適的氧化工藝以及氧化到淀積多晶硅的間隔都需要特別關(guān)注;2)多晶硅柵的質(zhì)量直接決定漏電的大小,光刻前多晶硅表面的疏水性處理,多晶硅刻蝕工藝以及刻蝕后臺(tái)階的形貌等多方面的關(guān)鍵點(diǎn)要引起重視;3)柵成形后的工藝應(yīng)盡可能減少對(duì)多晶硅柵的影響,特別要加強(qiáng)對(duì)硅柵下沿氧化層的保護(hù);4)芯片表面殘鋁或者表面劃傷所致表面漏電問題也要引起重視;5)柵極和發(fā)射極之間的隔離是由淀積PSG膜來實(shí)現(xiàn),PSG膜淀積的均勻性和致密性比較差,為了防止出現(xiàn)漏電,提高隔離層的阻擋效果,更多采用多層混合膜,引線孔用厚膠光刻等多種工藝手段,減少針孔所致的漏電;6)生產(chǎn)過程中環(huán)境潔凈度,設(shè)備工藝腔室的顆粒度、以及工藝設(shè)備的有效控制也不容忽視。3分析問題的根源造成柵極漏電的原因往往比較復(fù)雜,必須經(jīng)過適當(dāng)?shù)姆治?才能找到問題的根源。下面通過對(duì)一種典型柵極漏電(具有二極管特性)問題的調(diào)查分析,總結(jié)解決問題的工作思路和方法。3.1管芯柵極鋁條首先,對(duì)失效管芯的測(cè)試數(shù)據(jù)進(jìn)行統(tǒng)計(jì)分析發(fā)現(xiàn):失效管芯的BVces,Ices,Vge(th),Vce(sat)均正常,只有Vge耐壓不夠,Iges漏電很大,幾乎達(dá)到了短路的程度,經(jīng)過測(cè)試的管芯柵極鋁條出現(xiàn)燒毀點(diǎn)。使用TEK370晶體管圖示儀對(duì)異常制品進(jìn)行測(cè)試發(fā)現(xiàn),失效管芯隨機(jī)分布,正常管芯與異常管芯的Vge是突變的,正常管芯Vge的耐壓在55～70V之間,異常管芯GE之間呈現(xiàn)二極管特性(G為陰極,E為陽極),反向壓降為8或5V,正向壓降0.7V左右,異常管芯GE的I-V曲線如圖5所示。3.2浮液電極的測(cè)試改變測(cè)試條件發(fā)現(xiàn)漏電導(dǎo)致柵極鋁條燒毀僅發(fā)生在對(duì)飽和壓降Vce(sat)的測(cè)試過程中,其他條件測(cè)試雖然Iges漏電很大,但沒有發(fā)生燒毀,造成這種失效的原因如下:根據(jù)TEK370的測(cè)試結(jié)果,可以得到圖6的等效示意圖。從圖6可以看到GE電極之間并聯(lián)了寄生二極管,由于寄生二極管反向擊穿電壓只有5～8V,當(dāng)Vge加3V左右時(shí),寄生二極管處于反向截止?fàn)顟B(tài),GE間漏電不大,Vge(th)正常;在進(jìn)行飽和壓降Vce(sat)測(cè)試時(shí),Vge加到15V,寄生二極管處于反向擊穿區(qū),該區(qū)I-V曲線的斜率很高,GE間漏電流非常大,這股電流全部從漏電處流過,導(dǎo)致漏電處的鋁條燒毀。一般情況下GE之間的漏電呈現(xiàn)電阻特性,在進(jìn)行芯片全參數(shù)測(cè)試時(shí),Iges雖然有漏電,但不會(huì)造成柵極鋁條燒毀的情況。3.3掃描點(diǎn)分布的al條在顯微鏡下對(duì)異常管芯進(jìn)行觀察發(fā)現(xiàn):異常管芯的柵極Al存在燒毀現(xiàn)象,發(fā)射極Al正常。燒毀點(diǎn)分布在硅柵引出Al條上,即發(fā)生在芯片的主結(jié)和中心BUS區(qū),如圖7所示。由于所有的燒毀點(diǎn)發(fā)生在多晶硅引出的BUS區(qū)域,結(jié)合產(chǎn)品版圖設(shè)計(jì),該區(qū)域的多晶硅下面有大面積濃硼p+注入,圖8為p+注入的版圖,燒毀點(diǎn)發(fā)生在圖8標(biāo)注所示位置。3.4薄氧化層損傷的消除漏電發(fā)生BUS區(qū)域,該區(qū)域多晶硅柵與p+區(qū)只有柵氧化層隔離,這些區(qū)域在生長柵氧化層之前進(jìn)行過大劑量的p+注入,高能B離子對(duì)窗口內(nèi)的硅造成較大的晶格損傷,注入前雖有薄氧化層作為阻擋層,能大大減輕這個(gè)損傷,但在某些異常情況下造成的局部損傷,在后續(xù)的柵氧化過程中無法消除。例如注入機(jī)的電子槍產(chǎn)生的電子不能及時(shí)中和B離子的電荷,大束流高能的B離子極易在硅片表面形成電荷積累,積累的電荷在放電過程中會(huì)對(duì)硅表面造成損傷,嚴(yán)重的情況下電荷放電使硅燒熔,在顯微鏡下可以看到熔融的炸點(diǎn)。這些損傷在柵氧過程中如果無法完全恢復(fù),就會(huì)在氧化層中形成缺陷,在后續(xù)的高溫處理過程中,p+區(qū)的B雜質(zhì)會(huì)通過缺陷進(jìn)入n型的多晶硅,產(chǎn)生勢(shì)壘區(qū),形成反向擊穿電壓為5～8V的寄生二極管。3.5生產(chǎn)線設(shè)備和工藝的影響通過對(duì)異常批次的統(tǒng)計(jì)分析發(fā)現(xiàn),所有異常制品的p+注入工序集中在同一臺(tái)設(shè)備的固定時(shí)段;p+注入后先退火后柵氧化的制品比注入后直接?xùn)叛趸穆╇妴栴}要輕微很多;不同柵氧化工藝的漏電嚴(yán)重程度也存在差異。為了減少損傷,避免此類問題的再次發(fā)生,對(duì)生產(chǎn)線設(shè)備和工藝采取如下預(yù)防措施:1)加強(qiáng)對(duì)大束流注入機(jī)的監(jiān)控,確保電荷中和的電子槍在受控狀態(tài)下工作,減少電荷積累對(duì)硅表面的損傷;2)在產(chǎn)品流程設(shè)計(jì)中增加p+注入后的高溫推結(jié),恢復(fù)注入工藝對(duì)硅表面的轟擊損傷,同時(shí)降低硅片表面硼雜質(zhì)的濃度;3)不同柵氧化工藝對(duì)注入工藝造成損傷的恢復(fù)能力不同,氧化層缺陷的密度存在差異,選擇合適的柵氧化工藝是解決柵極漏電問題的關(guān)鍵,低溫濕氧的摻氯