半導(dǎo)體集成電路考試題目及答案

-.z.第一部分考試試題第0章緒論1.什么叫半導(dǎo)體集成電路？2.按照半導(dǎo)體集成電路的集成度來分，分為哪些類型，請同時寫出它們對應(yīng)的英文縮寫？3.按照器件類型分，半導(dǎo)體集成電路分為哪幾類？4.按電路功能或信號類型分，半導(dǎo)體集成電路分為哪幾類？5.什么是特征尺寸？它對集成電路工藝有何影響？6.名詞解釋：集成度、wafersize、diesize、摩爾定律？第1章集成電路的基本制造工藝1.四層三結(jié)的結(jié)構(gòu)的雙極型晶體管中隱埋層的作用？2.在制作晶體管的時候，襯底材料電阻率的選取對器件有何影響？。3.簡單敘述一下pn結(jié)隔離的NPN晶體管的光刻步驟？4.簡述硅柵p阱CMOS的光刻步驟？5.以p阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些不足？6.以N阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些優(yōu)缺點？并請?zhí)岢龈倪M方法。7.請畫出NPN晶體管的版圖，并且標注各層摻雜區(qū)域類型。8.請畫出CMOS反相器的版圖，并標注各層摻雜類型和輸入輸出端子。第2章集成電路中的晶體管及其寄生效應(yīng)1.簡述集成雙極晶體管的有源寄生效應(yīng)在其各工作區(qū)能否忽略？。什么是集成雙極晶體管的無源寄生效應(yīng)？3.什么是MOS晶體管的有源寄生效應(yīng)？4.什么是MOS晶體管的閂鎖效應(yīng)，其對晶體管有什么影響"5.消除“Latch-up”效應(yīng)的方法？6.如何解決MOS器件的場區(qū)寄生MOSFET效應(yīng)？7.如何解決MOS器件中的寄生雙極晶體管效應(yīng)？第3章集成電路中的無源元件1.雙極性集成電路中最常用的電阻器和MOS集成電路中常用的電阻都有哪些？2.集成電路中常用的電容有哪些。3.為什么基區(qū)薄層電阻需要修正。4.為什么新的工藝中要用銅布線取代鋁布線。5.運用基區(qū)擴散電阻，設(shè)計一個方塊電阻200歐，阻值為1K的電阻，已知耗散功率為20W/c㎡,該電阻上的壓降為5V,設(shè)計此電阻。第4章TTL電路1.名詞解釋電壓傳輸特性開門/關(guān)門電平邏輯擺幅過渡區(qū)寬度輸入短路電流輸入漏電流靜態(tài)功耗瞬態(tài)延遲時間瞬態(tài)存儲時間瞬態(tài)上升時間瞬態(tài)下降時間瞬時導(dǎo)通時間2.分析四管標準TTL與非門（穩(wěn)態(tài)時）各管的工作狀態(tài)？3.在四管標準與非門中，那個管子會對瞬態(tài)特性影響最大，并分析原因以及帶來那些困難。4.兩管與非門有哪些缺點，四管及五管與非門的結(jié)構(gòu)相對于兩管與非門在那些地方做了改善，并分析改善部分是如何工作的。四管和五管與非門對靜態(tài)和動態(tài)有那些方面的改進。5.相對于五管與非門六管與非門的結(jié)構(gòu)在那些部分作了改善，分析改進部分是如何工作的。6.畫出四管和六管單元與非門傳輸特性曲線。并說明為什么有源泄放回路改善了傳輸特性的矩形性。7.四管與非門中，如果高電平過低，低電平過高，分析其原因，如與改善方法，請說出你的想法。8.為什么TTL與非門不能直接并聯(lián)？9.OC門在結(jié)構(gòu)上作了什么改進，它為什么不會出現(xiàn)TTL與非門并聯(lián)的問題。第5章MOS反相器1.請給出NMOS晶體管的閾值電壓公式，并解釋各項的物理含義及其對閾值大小的影響（即各項在不同情況下是提高閾值還是降低閾值）。2.什么是器件的亞閾值特性，對器件有什么影響？3.MOS晶體管的短溝道效應(yīng)是指什么，其對晶體管有什么影響？4.請以PMOS晶體管為例解釋什么是襯偏效應(yīng)，并解釋其對PMOS晶體管閾值電壓和漏源電流的影響。5.什么是溝道長度調(diào)制效應(yīng)，對器件有什么影響？6.為什么MOS晶體管會存在飽和區(qū)和非飽和區(qū)之分（不考慮溝道調(diào)制效應(yīng)）？7.請畫出晶體管的特性曲線，指出飽和區(qū)和非飽和區(qū)的工作條件及各自的電流方程（忽略溝道長度調(diào)制效應(yīng)和短溝道效應(yīng)）。8.給出E/R反相器的電路結(jié)構(gòu)，分析其工作原理及傳輸特性，并計算VTC曲線上的臨界電壓值。9.考慮下面的反相器設(shè)計問題：給定VDD=5V，KN`=30uA/V2，VT0=1V設(shè)計一個VOL=0.2V的電阻負載反相器電路，并確定滿足VOL條件時的晶體管的寬長比(W/L)和負載電阻RL的阻值。10.考慮一個電阻負載反相器電路：VDD=5V，KN`=20uA/V2，VT0=0.8V，RL=200KΩ，W/L=2。計算VTC曲線上的臨界電壓值（VOL、VOH、VIL、VIH）及電路的噪聲容限，并評價該直流反相器的設(shè)計質(zhì)量。11.設(shè)計一個VOL=0.6V的電阻負載反相器，增強型驅(qū)動晶體管VT0=1V，VDD=5V1）求VIL和VIH 2）求噪聲容限VNML和VNMH12.采用MOSFET作為nMOS反相器的負載器件有哪些優(yōu)點？13.增強型負載nMOS反相器有哪兩種電路結(jié)構(gòu)？簡述其優(yōu)缺點。14.以飽和增強型負載反相器為例分析E/E反相器的工作原理及傳輸特性。15試比較將nMOSE/E反相器的負載管改為耗盡型nMOSFET后，傳輸特性有哪些改善？16.耗盡型負載nMOS反相器相比于增強型負載nMOS反相器有哪些好處？17有一nMOSE/D反相器，若VTE=2V，VTD=-2V，KNE/KND=25，VDD=2V，求此反相器的高、低輸出邏輯電平是多少？18.什么是CMOS電路？簡述CMOS反相器的工作原理及特點。19.根據(jù)CMOS反相器的傳輸特性曲線計算VIL和VIH。20.求解CMOS反相器的邏輯閾值，并說明它與哪些因素有關(guān)？21.為什么的PMOS尺寸通常比NMOS的尺寸大？22．考慮一個具有如下參數(shù)的CMOS反相器電路： VDD=3.3VVTN=0.6VVTP=-0.7VKN=200uA/V2Kp=80uA/V2計算電路的噪聲容限。23.采用0.35um工藝的CMOS反相器，相關(guān)參數(shù)如下：VDD=3.3VNMOS：VTN=0.6VμNCO*=60uA/V2(W/L)N=8PMOS：VTP=-0.7VμpCO*=25uA/V2(W/L)P=12求電路的噪聲容限及邏輯閾值。24．設(shè)計一個CMOS反相器，NMOS：VTN=0.6VμNCO*=60uA/V2PMOS：VTP=-0.7VμPCO*=25uA/V2電源電壓為3.3V，LN=LP=0.8um1）求VM=1.4V時的WN/WP。2）此CMOS反相器制作工藝允許VTN、VTP的值在標稱值有正負15%的變化，假定其他參數(shù)仍為標稱值，求VM的上下限。25．舉例說明什么是有比反相器和無比反相器。26．以CMOS反相器為例，說明什么是靜態(tài)功耗和動態(tài)功耗。27．在圖中標注出上升時間tr、下降時間tf、導(dǎo)通延遲時間、截止延遲時間，給出延遲時間tpd的定義。若希望tr=tf，求WN/WP。VVinVouttt第6章CMOS靜態(tài)邏輯門1.畫出F=A⊕B的CMOS組合邏輯門電路。用CMOS組合邏輯實現(xiàn)全加器電路。計算圖示或非門的驅(qū)動能力。為保證最壞工作條件下，各邏輯門的驅(qū)動能力與標準反相器的特性相同，N管與P管的尺寸應(yīng)如何選??？VVDDBBAAF畫出F=的CMOS組合邏輯門電路，并計算該復(fù)合邏輯門的驅(qū)動能力。5．簡述CMOS靜態(tài)邏輯門功耗的構(gòu)成。6.降低電路的功耗有哪些方法？比較當(dāng)FO=1時，下列兩種8輸入的AND門，那種組合邏輯速度更快？3/1013/10125/3第7章傳輸門邏輯一、填空1．寫出傳輸門電路主要的三種類型和他們的缺點：（1），缺點：；（2），缺點：；（3），缺點：。2．傳輸門邏輯電路的振幅會由于減小，信號的也較復(fù)雜，在多段接續(xù)時，一般要插入。3.一般的說，傳輸門邏輯電路適合邏輯的電路。比如常用的和。二、解答題1．分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標明的MOS管的作用。2.根據(jù)下面的電路回答問題：分析電路，說明電路的B區(qū)域完成的是什么功能，設(shè)計該部分電路是為了解決NMOS傳輸門電路的什么問題？3．假定反向器在理想的VDD/2時轉(zhuǎn)換,忽略溝道長度調(diào)制和寄生效應(yīng)，根據(jù)下面的傳輸門電路原理圖回答問題。（1）電路的功能是什么？（2）說明電路的靜態(tài)功耗是否為零，并解釋原因。4.分析比較下面2種電路結(jié)構(gòu)，說明圖1的工作原理，介紹它和圖2所示電路的相同點和不同點。圖1圖25．根據(jù)下面的電路回答問題。已知電路B點的輸入電壓為2.5V，C點的輸入電壓為0V。當(dāng)A點的輸入電壓如圖a時，畫出*點和OUT點的波形，并以此說明NMOS和PMOS傳輸門的特點。A點的輸入波形6．寫出邏輯表達式C=AB的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖。7.相同的電路結(jié)構(gòu)，輸入信號不同時，構(gòu)成不同的邏輯功能。以下電路在不同的輸入下可以完成不同的邏輯功能，寫出它們的真值表，判斷實現(xiàn)的邏輯功能。圖1圖28.分析下面的電路，根據(jù)真值表，判斷電路實現(xiàn)的邏輯功能。第8章動態(tài)邏輯電路一、填空1．對于一般的動態(tài)邏輯電路，邏輯部分由輸出低電平的網(wǎng)組成，輸出信號與電源之間插入了柵控制極為時鐘信號的,邏輯網(wǎng)與地之間插入了柵控制極為時鐘信號的。2.對于一個級聯(lián)的多米諾邏輯電路，在評估階段：對PDN網(wǎng)只允許有跳變，對PUN網(wǎng)只允許有跳變，PDN與PDN相連或PUN與PUN相連時中間應(yīng)接入。二、解答題1.分析電路，已知靜態(tài)反向器的預(yù)充電時間，賦值時間和傳輸延遲都為T/2。說明當(dāng)輸入產(chǎn)生一個0->1轉(zhuǎn)換時會發(fā)生什么問題"當(dāng)1->0轉(zhuǎn)換時會如何"如果這樣，描述會發(fā)生什么并在電路的*處插入一個反向器修正這個問題。2.從邏輯功能，電路規(guī)模，速度3方面分析下面2電路的相同點和不同點。從而說明CMOS動態(tài)組合邏輯電路的特點。圖A圖B3.分析下面的電路，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏輯電路的不同,說明其特點。4.分析下面的電路，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏輯電路的不同,分析它的工作原理。5.簡述動態(tài)組合邏輯電路中存在的常見的三種問題，以及他們產(chǎn)生的原因和解決的方法。6.分析下列電路的工作原理，畫出輸出端OUT的波形。7.結(jié)合下面電路，說明動態(tài)組合邏輯電路的工作原理。第9章觸發(fā)器用圖說明如何給SR鎖存器加時鐘控制。用圖說明如何把SR鎖存器連接成D鎖存器，并且給出所畫D鎖存器的真值表畫出用與非門表示的SR觸發(fā)器的MOS管級電路圖畫出用或非門表示的SR觸發(fā)器的MOS管級電路圖仔細觀察下面RS觸發(fā)器的版圖，判斷它是或非門實現(xiàn)還是與非門實現(xiàn)仔細觀察下面RS觸發(fā)器的版圖，判斷它是或非門實現(xiàn)還是與非門實現(xiàn)下圖給出的是一個最簡單的動態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點，若沒有，寫出真值表。下圖給出的是一個最簡單的動態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點，若沒有，寫出真值表。下圖給出的是一個最簡單的動態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點，若沒有，寫出真值表。解釋下面的電路的工作過程畫出真值表。（提示注意圖中的兩個反相器尺寸是不同的）解釋下面的電路的工作過程畫出真值表。解釋靜態(tài)存儲和動態(tài)存儲的區(qū)別和優(yōu)缺點比較。闡述靜態(tài)存儲和動態(tài)存儲的不同的的存儲方法。觀察下面的圖，說明這個存儲單元的存儲方式，存儲的機理。觀察下面的圖，說明這個存儲單元的存儲方式，存儲的機理。說明鎖存器和觸發(fā)器的區(qū)別并畫圖說明說明電平靈敏和邊沿觸發(fā)的區(qū)別，并畫圖說明建立時間維持時間延遲時間連接下面兩個鎖存器使它們構(gòu)成主從觸發(fā)器，并畫出所連的主從觸發(fā)器的輸入輸出波形圖簡述下時鐘重疊的起因所在下圖所示的是兩相時鐘發(fā)生器，根據(jù)時鐘信號把下面四點的的波形圖畫出反相器的閾值一般可以通過什么進行調(diào)節(jié)施密特觸發(fā)器的特點說明下面電路的工作原理，解釋它怎么實現(xiàn)的施密特觸發(fā)。畫出下面施密特觸發(fā)器的示意版圖。同寬長比的PMOS和NMOS誰的閾值要大一些第10章邏輯功能部件根據(jù)多路開關(guān)真值表畫出其組合邏輯結(jié)構(gòu)的CMOS電路圖。K1K0Y11D010D101D200D3根據(jù)多路開關(guān)真值表畫出其傳輸門結(jié)構(gòu)的CMOS電路圖。K1K0Y11D010D101D200D33、計算下列多路開關(guān)中P管和N管尺寸的比例關(guān)系。4、根據(jù)下列電路圖寫出SUM和C0的邏輯關(guān)系式，并根據(jù)輸入波形畫出其SUM和C0的輸出波形。5、計算下列逐位進位加法器的延遲，并指出如何減小加法器的延遲。6、畫出傳輸門結(jié)構(gòu)全加器的電路圖，已知下圖中的P=A⊕B。7、試分析下列桶型移位器各種sh輸入下的輸出情況。8、試分析下列對數(shù)移位器各種sh輸入下的輸出情況。第11章存儲器一、填空1．可以把一個4Mb的SRAM設(shè)計成[Hirose90]由32塊組成的結(jié)構(gòu)，每一塊含有128Kb，由1024行和列的陣列構(gòu)成。行地址（*）、列地址（Y）、和塊地址（Z）分別為、、位寬。2．對一個512×512的NORMOS，假設(shè)平均有50%的輸出是低電平，有一已設(shè)計電路的靜態(tài)電流大約等于0.21mA(輸出電壓為1.5V時)，則總靜態(tài)功耗為，就從計算得到的功耗看，這個電路設(shè)計的（“好”或“差”）。3.一般的，存儲器由、和三部分組成。4．半導(dǎo)體存儲器按功能可分為：和；非揮發(fā)存儲器有、和；二、解答題1．確定圖1中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并以字線WL[0]為例，說明原理。圖1一個4×4的ORROM2．畫一個2×2的MOSOR型ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為01和00。并簡述工作原理。3.確定圖2中ROM中存放地址0，1，2和3處的數(shù)據(jù)值。并簡述工作原理。圖2一個4×4的NORROM4．畫一個2×2的MOSNOR型ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為01和01。并簡述工作原理。5．如圖3為一個4×4的NORROM，假設(shè)此電路采用標準的0.25μmCMOS工藝實現(xiàn),確定PMOS上拉器件尺寸使最壞的情況下VOL值不會高于1.5V(電源電壓為2.5V)。這相當(dāng)于字線擺為1V。NMOS尺寸取(W/L)=4/2。圖3一個4×4的NORROM6.確定圖4中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并簡述工作原理。圖4一個4×4的NANDROM7．畫一個2×2的MOSNAND型ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為10和10。并簡述工作原理。8.預(yù)充電雖然在NORROM中工作得很好，但它應(yīng)用到NANDROM時卻會出現(xiàn)*些嚴重的問題。請解釋這是為什么？9.sram，flash

memory，及dram的區(qū)別？10.給出單管DRAM的原理圖。并按圖中已給出的波形畫出*波形和BL波形，并大致標出電壓值。11．試問單管DRAM單元的讀出是不是破壞性的？怎樣補充這一不足？（選作）有什么辦法提高refresh

time？12.給出三管DRAM的原理圖。并按圖中已給出的波形畫出*和BL1波形，并大致標出電壓值。（選作）試問有什么辦法提高refresh

time？13．對1TDRAM，假設(shè)位線電容為1pF，位線預(yù)充電電壓為1.25V。在存儲數(shù)據(jù)為1和0時單元電容Cs（50fF）上的電壓分別等于1.9V和0V。這相當(dāng)于電荷傳遞速率為4.8%。求讀操作期間位線上的電壓擺幅。14.給出一管單元DRAM的原理圖，并給出版圖。15．以下兩圖屬于同類型存儲器單元。試回答以下問題：（1）：它們兩個都是哪一種類型存儲器單元？分別是什么類型的？（2）：這兩種存儲單元有什么區(qū)別？分別簡述工作原理。16．畫出六管單元的SRAM晶體管級原理圖。并簡述其原理。第12章模擬集成電路基礎(chǔ)1.如圖1.1所示的電路，畫出跨導(dǎo)對VDS的函數(shù)曲線。圖1.12.如圖1.3所示，假設(shè)＝0.6V,=0.4V,而=0.7V。如果從－到0變化，畫出漏電流的曲線。圖1.33．保持所有其他參數(shù)不變，對于L=L1和L=2L1，畫出MOSFET的隨變化的特性曲線。4．什么叫做亞閾值導(dǎo)電效應(yīng)？并簡單畫出log-特性曲線。5．畫出圖1.7中M1的和隨偏置電流I1的變化草圖。圖1.76.假設(shè)圖1.9中的M1被偏置到飽和區(qū)，計算電路的小信號電壓增益。圖1.97．比較工作在線性區(qū)和飽和區(qū)的MOS為負載時的共源級的輸出特性。8．在圖1.10（a）所示的源跟隨器電路中，已知=20/0.5，I1=200,=0.6V,=0.7V,=50/V2和=0.4V。計算時的。如果I1用圖1.10（b）中的M2來實現(xiàn)，求出維持M2工作在飽和區(qū)時的最小值。圖1.10（a）圖1.10（b）9．如圖1.11所示，晶體管M1得到輸入電壓的變化△V，并按比例傳送電流至50的傳輸線上。在圖1.11（a）中，傳輸線的另一端接一個50的電阻；在圖1.11（b）中，傳輸線的另一端接一個共柵極。假設(shè)。計算在低頻情況下，兩種接法的增益。圖1.11（a）圖1.11（b）10．什么是差動信號？簡單舉例說明利用差動信號的優(yōu)勢。11．在圖1.12所示的電路中，M2管的寬度是M1的兩倍。計算和的偏置值相等時的小信號增益。圖1.1212．圖1.13電路中，用一個電阻而不是電流源來提供1mA的尾電流。已知：＝25/0.5，=0.6V,=50/V2，，=3V。如果上的壓降保持在0.5V，則輸入共模電壓應(yīng)為多少？計算差模增益等于5時的值。圖1.1313．在圖1.14（a）中，假設(shè)所有的晶體管都相同，畫出當(dāng)從一個大的正值下降時和的草圖。圖1.14（a）14．在圖1.15中，如果所有的管子都工作在飽和區(qū)，忽略溝道長度調(diào)制，求M4的漏電流。16．假設(shè)圖1.16中所有的晶體管都工作在飽和區(qū)，且=，，求的表達式。圖1.15圖1.1617.簡要敘述與溫度無關(guān)的帶隙基準電壓源電路的基本原理。18.圖11.17中，電路被設(shè)計成額定增益為10，即1＋=10。要求增益誤差為1％，確定的最小值。圖1.17第13章A/D、D/A變換器1.簡單給出D/A變換器的基本原理2.給出DAC的主要技術(shù)指標及含義。3．試比較幾種常用的DAC的優(yōu)缺點。4．一個D/A變換器有10V的滿量程輸出，且分辨率小于40mV，問此D/A變換器至少需要多少位？5．在圖2.1中所示的T型D/A變換器中，設(shè)N＝8，＝10V。當(dāng)輸入分別為10000000及01111111時，求輸出電壓值。圖2.16.畫出一個簡單的用傳輸門實現(xiàn)的電壓定標的3位DAC。7．D/A變換器的設(shè)計原則應(yīng)從幾個方面權(quán)衡。8．簡單給出A/D變換器的基本原理。9．給出ADC的主要技術(shù)指標及含義。10．試比較幾中常用A/D變換器的優(yōu)缺點，并指出它們在原理上各有何特點。11．一個4位逐次逼近型A/D變換器，若滿量程電壓為5V，請畫出輸入電壓為2.8V時的判決圖。第二部分參考答案第0章緒論1.通過一系列的加工工藝，將晶體管，二極管等有源器件和電阻，電容等無源元件，按一定電路互連。集成在一塊半導(dǎo)體基片上。封裝在一個外殼，執(zhí)行特定的電路或系統(tǒng)功能。2.小規(guī)模集成電路（SSI），中規(guī)模集成電路（MSI），大規(guī)模集成電路（VSI），超大規(guī)模集成電路（VLSI），特大規(guī)模集成電路（ULSI），巨大規(guī)模集成電路（GSI）3.雙極型（BJT）集成電路，單極型（MOS）集成電路，Bi-CMOS型集成電路。4.數(shù)字集成電路，模擬集成電路，數(shù)?；旌霞呻娐?。5.集成電路中半導(dǎo)體器件的最小尺寸如MOSFET的最小溝道長度。是衡量集成電路加工和設(shè)計水平的重要標志。它的減小使得芯片集成度的直接提高。6.名詞解釋：集成度：一個芯片上容納的晶體管的數(shù)目wafersize：指包含成千上百個芯片的大圓硅片的直徑diesize：指沒有封裝的單個集成電路摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺寸縮小倍。第1章集成電路的基本制造工藝1.減小集電極串聯(lián)電阻，減小寄生PNP管的影響2.電阻率過大將增大集電極串聯(lián)電阻，擴大飽和壓降，若過小耐壓低，結(jié)電容增大，且外延時下推大3.第一次光刻：N+隱埋層擴散孔光刻第二次光刻：P隔離擴散孔光刻第三次光刻：P型基區(qū)擴散孔光刻第四次光刻：N+發(fā)射區(qū)擴散孔光刻第五次光刻：引線孔光刻第六次光刻：反刻鋁4.P阱光刻，光刻有源區(qū)，光刻多晶硅，P+區(qū)光刻，N+區(qū)光刻，光刻接觸孔，光刻鋁線5.NPN晶體管電流增益小，集電極串聯(lián)電阻大，NPN管的C極只能接固定電位6.首先NPN具有較薄的基區(qū)，提高了其性能：N阱使得NPN管C極與襯底斷開，可根據(jù)電路需要接任意電位。缺點：集電極串聯(lián)電阻還是太大，影響其雙極器件的驅(qū)動能力。改進方法在N阱里加隱埋層，使NPN管的集電極電阻減小。提高器件的抗閂鎖效應(yīng)。7.BBECnn+p+Sn+-BLPp+n+pBBECSpp+nn+n+8.第2章集成電路中的晶體管及其寄生效應(yīng)1.PNP管為四層三結(jié)晶體管的寄生晶體管，當(dāng)NPN晶體管工作在正向工作區(qū)時，即NPN的發(fā)射極正偏，集電極反偏，則寄生晶體管的發(fā)射極反偏所以它就截止，對電路沒有影響。當(dāng)NPN處于反向工作區(qū)時，寄生管子工作在正向工作區(qū)，它的影響不能忽略。當(dāng)NPN工作在飽和區(qū)時寄生晶體管也工作在正向工作區(qū)，它減小了集電極電流，使反向NPN的發(fā)射極電流作為無用電流流向襯底。此時寄生效應(yīng)也不能忽略2.在實際的集成晶體管中存在著點和存儲效應(yīng)和從晶體管有效基區(qū)晶體管要引出端之間的歐姆體電阻，他們會對晶體管的工作產(chǎn)生影響。3.MOS晶體管的有源寄生效應(yīng)是指MOS集成電路中存在的一些不希望的寄生雙極晶體管、場區(qū)寄生MOS管和寄生PNPN（閂鎖效應(yīng)），這些效應(yīng)對MOS器件的工作穩(wěn)定性產(chǎn)生極大的影響。4.在單阱工藝的MOS器件中（P阱為例），由于NMOS管源與襯底組成PN結(jié)，而PMOS管的源與襯底也構(gòu)成一個PN結(jié)，兩個PN結(jié)串聯(lián)組成PNPN結(jié)構(gòu)，即兩個寄生三極管(NPN和PNP)，一旦有因素使得寄生三極管有一個微弱導(dǎo)通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖現(xiàn)象。影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電路將被燒毀。5.版圖設(shè)計時：為減小寄生電阻Rs和Rw，版圖設(shè)計時采用雙阱工藝、多增加電源和地接觸孔數(shù)目，加粗電源線和地線，對接觸進行合理規(guī)劃布局，減小有害的電位梯度；工藝設(shè)計時：降低寄生三極管的電流放大倍數(shù)：以N阱CMOS為例，為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴散濃度的控制。為減小寄生PNP管的寄生電阻Rs，可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應(yīng)。工藝上采用深阱擴散增加基區(qū)寬度可以有效降低寄生NPN管的放大倍數(shù)；具體應(yīng)用時：使用時盡量避免各種串?dāng)_的引入，注意輸出電流不易過大。6.在第二次光刻生成有源區(qū)時，進行場氧生長前進行場區(qū)離子注入，提高寄生MOSFET的閾值電壓，使其不易開啟；增加場氧生長厚度，使寄生MOSFET的閾值電壓絕對值升高，不容易開啟。7.（1）增大基區(qū)寬度：由工藝決定；（2）使襯底可靠接地或電源。第3章集成電路中的無源元件1.雙極性集成電路中最常用的電阻器是基區(qū)擴散電阻MOS集成電路中常用的電阻有多晶硅電阻和用MOS管形成的電阻。2.反偏PN結(jié)電容和MOS電容器。3.基區(qū)薄層電阻擴散完成后，還有多道高溫處理工序，所以雜質(zhì)會進一步往里邊推，同時表面的硅會進一步氧化。形成管子后，實際電阻比原來要高，所以需要修正。4.長時間較的電流流過鋁條，會產(chǎn)生鋁的電遷移的現(xiàn)象，結(jié)果是連線的一端生晶須，另一端則產(chǎn)生空洞，嚴重時甚至?xí)嗔选?.r(L/W)=R=1KL/W=5I=V/R=1mAP=(I*I*r)/(WL)公式變形W=6.32注意：這里各單位間的關(guān)系，寬度是微米時，要求電流為毫安，功率的單位也要化成相應(yīng)的微米單位。第4章TTL電路1.名詞解釋電壓傳輸特性：指電路的輸出電壓VO隨輸入電壓Vi變化而變化的性質(zhì)或關(guān)系（可用曲線表示，與晶體管電壓傳輸特性相似）。開門/關(guān)門電平：開門電平VIHmin-為保證輸出為額定低電平時的最小輸入高電平(VON)；關(guān)門電平VILma*-為保證輸出為額定高電平時的最大輸入低電平(VOFF)。邏輯擺幅：-輸出電平的最大變化區(qū)間，VL=VOH-VOL。過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度，VW=VIHmin-VILma*。輸入短路電流IIL-指電路被測輸入端接地，而其它輸入端開路時，流過接地輸入端的電流。輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流）IIH-指電路被測輸入端接高電平，而其它輸入端接地時，流過接高電平輸入端的電流。靜態(tài)功耗-指*穩(wěn)定狀態(tài)下消耗的功率，是電源電壓與電源電流之乘積。電路有兩個穩(wěn)態(tài)，則有導(dǎo)通功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。瞬態(tài)延遲時間td-從輸入電壓Vi上跳到輸出電壓Vo開始下降的時間間隔。Delay-延遲。瞬態(tài)下降時間tf-輸出電壓Vo從高電平VOH下降到低電平VOL的時間間隔。Fall-下降。瞬態(tài)存儲時間ts-從輸入電壓Vi下跳到輸出電壓Vo開始上升的時間間隔。Storage-存儲。瞬態(tài)上升時間tr-輸出電壓Vo從低電平VOL上升到高電平VOH的時間間隔。Rise-上升。瞬態(tài)導(dǎo)通延遲時間tPHL-（實用電路）從輸入電壓上升沿中點到輸出電壓下降沿中點所需要的時間。2.當(dāng)輸入端的信號，有任何一個低電平時：Q1飽和區(qū)Q2截至區(qū)Q3飽和區(qū)Q4截至區(qū)當(dāng)輸入端的信號全部為高電平時：Q1反向區(qū)Q2飽和區(qū)Q3飽和區(qū)Q4飽和區(qū)3.Q5管影響最大，他不但影響截至?xí)r間，還影響導(dǎo)通時間。當(dāng)輸出從低電平向高電平轉(zhuǎn)化時，要求Q5快速退出飽和區(qū)，此時如果再導(dǎo)通時IB5越大，則保和深度約大，時間就越長。當(dāng)輸出從高電平向低電平轉(zhuǎn)化時，希望Q5快速的存儲的電荷放完，此時要求IB5盡可能的大。設(shè)計時，IB5的矛盾帶來了很大的困難。4.兩管與非門：輸出高電平低，瞬時特性差。四管與非門：輸出采用圖騰柱結(jié)構(gòu)Q3--D，由于D是多子器件，他會使Tplh明顯下降。D還起到了點評位移作用，提高了輸出電平。五管與非門：達林頓結(jié)構(gòu)作為輸出級，Q4也起到點評位移作用，達林頓電流增益大，輸出電阻小，提高電路速度和高電平負載能力。四管和五管在瞬態(tài)中都是通過大電流減少Tplh.靜態(tài)中提高了負載能力和輸出電平。5.六管單元用有源泄放回路RB-RC-Q6代替了R3由于RB的存在，使Q6比Q5晚導(dǎo)通，所以Q2發(fā)射基的電流全部流入Q5的基極，是他們幾乎同時導(dǎo)通，改善了傳輸特性的矩形性，提高了抗干擾能力。當(dāng)Q5飽和后Q6將會替它分流，限制了Q5的飽和度提高了電路速度。在截至?xí)rQ6只能通過電阻復(fù)合掉存儲電荷，Q6比Q5晚截至，所以Q5快速退出飽和區(qū)。6.四管單元六管單元四管單元六管單元BC7.輸出高電平偏低：VCE3和R5上的電壓過大，可以通過減小VCE3和IC3來實現(xiàn)。輸出高電平偏高：VCE5上的電壓偏高，可以通過增加IB5來增大Q5飽和度。8.當(dāng)電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會使輸出低電平的管子燒壞。并會使數(shù)出低電平抬高，容易造成邏輯混亂。9.去掉TTL門的高電平的驅(qū)動級，oc門輸出端用導(dǎo)線連接起來，接到一個公共的上拉電阻上，實施線與，此時就不會出此案大電流灌入，Q5不會使輸出低電平上升造成邏輯混亂。第5章MOS反相器1.答：公式： 其中：為了消除半導(dǎo)體和金屬的功函數(shù)差，金屬電極相對于半導(dǎo)體所需要加的外加電壓，一般情況下，金屬功函數(shù)值比半導(dǎo)體的小，一般為負。是開始出現(xiàn)強反型時半導(dǎo)體表面所需的表面勢，也就是跨在空間電荷區(qū)上的電壓降。對于NMOS數(shù)值為正是為了支撐半導(dǎo)體表面出現(xiàn)強反型所需要的體電荷所需要的外加電壓。 于NMOS數(shù)值為正是為了把絕緣層中正電荷發(fā)出的電力線全部吸引到金屬電極一側(cè)所需加的外加電壓，對于絕緣層中的正電荷，需要加負電壓才能其拉到平帶，一般為負。是為了調(diào)節(jié)閾值電壓而注入的電荷產(chǎn)生的影響，對于NMOS，注入P型雜質(zhì)，為正值。2.答：器件的亞閾值特性是指在分析MOSFET時，當(dāng)Vgs<Vth時MOS器件仍然有一個弱的反型層存在，漏源電流Id并非是無限小，而是與Vgs呈現(xiàn)指數(shù)關(guān)系，這種效應(yīng)稱作亞閾值效應(yīng)。 影響：亞閾值導(dǎo)電會導(dǎo)致較大的功率損耗，在大型電路中，如存中，其信息能量損耗可能使存儲信息改變，使電路不能正常工作。3.答： 短溝道效應(yīng)是指：當(dāng)MOS晶體管的溝道長度變短到可以與源漏的耗盡層寬度相比擬時，發(fā)生短溝道效應(yīng)，柵下耗盡區(qū)電荷不再完全受柵控制，其中有一部分受源、漏控制，產(chǎn)生耗盡區(qū)電荷共享，并且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷不斷減少的現(xiàn)象 影響：由于受柵控制的耗盡區(qū)電荷不斷減少，只需要較少的柵電荷就可以達到反型，使閾值電壓降低；溝道變短使得器件很容易發(fā)生載流子速度飽和效應(yīng)。4.答：對于PMOS晶體管，通常情況下襯底和源極都接最高電位，襯底偏壓，此時不存在襯偏效應(yīng)。而當(dāng)PMOS中因各種應(yīng)用使得源端電位達不到最高電位時，襯底偏壓>0，源與襯底的PN結(jié)反偏，耗盡層電荷增加，要維持原來的導(dǎo)電水平，必須使閾值電壓（絕對值）提高，即產(chǎn)生襯偏效應(yīng)。 影響：使得PMOS閾值電壓向負方向變大，在同樣的柵源電壓和漏源電壓下其漏源電流減小。5.答：MOS晶體管存在速度飽和效應(yīng)。器件工作時，當(dāng)漏源電壓增大時，實際的反型層溝道長度逐漸減小，即溝道長度是漏源電壓的函數(shù)，這一效應(yīng)稱為“溝道長度調(diào)制效應(yīng)”。影響：當(dāng)漏源電壓增加時，速度飽和點在從漏端向源端移動，使得漏源電流隨漏源電壓增加而增加，即飽和區(qū)D和S之間電流源非理想。6.答：晶體管開通后，其漏源電流隨著漏源電壓而變化。當(dāng)漏源電壓很小時，隨著漏源電壓的值的增大，溝道電場強度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當(dāng)漏源電壓超過一定值時，由于載流子速度飽和（短溝道）或者溝道夾斷（長溝道），其漏源電流基本不隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。7.答：VVDSID非飽和區(qū)飽和區(qū)VDSsat=VGS-VTH非飽和區(qū)：條件：方程：飽和區(qū)： 條件： 方程：8.解：VVinVoutVDDMIRLVin<VT0時，MI處于截止狀態(tài)，不產(chǎn)生任何漏極電流。隨著輸入電壓增加而超過VT0時，MI開始導(dǎo)通，漏極電流不再為0，由于漏源電壓VDS=Vout大于Vin-VT0，因而MI初始處于飽和狀態(tài)。隨著輸入電壓增加，漏極電流也在增加，輸出電壓Vout開始下降，最終，輸入電壓大于Vout+VT0，MI進入線性工作區(qū)。在更大的輸入電壓下，輸出電壓繼續(xù)下降，MI仍處于線性模式。傳輸特性曲線如圖示：VVinVoutVOHVOL0dVout/dVin=-1dVout/dVin=-1VILVIH1）Vin<VT0時，MI截止，Vout=VOH=VDD2）Vin=VOH=VDD時，Vout=VOLMI：VGS=Vin=VDDVDS=Vout=VOL∴VDS<VGS-VT0MI非飽和導(dǎo)通IR=(VDD-Vout)/RL=(VDD-VOL)/RLIM=KN〔(VGS-VT0)VDS-1/2VDS2〕=KN〔(VDD-VT0)VOL-1/2VOL2〕∵IM=IRVOL=VDD-VT0+1/KNRL-為使VOL→0，要求KNRL>>1VVinVout0VDDKNRL↑3）Vin=VIL時,MI：VGS=Vin=VILVDS=Vout∴VDS>VGS-VT0MI飽和導(dǎo)通IR=(VDD-Vout)/RLIM=1/2KN(VGS-VT0)2=1/2KN(Vin-VT0)2∵IM=IR，對Vin微分，得：-1/RL(dVout/dVin)=KN(Vin-VT0)∵dVout/dVin=-1∴VIL=Vin=VT0+1/KNRL∴此時Vout=VDD-1/2KNRL4）Vin=VIH時,MI：VGS=Vin=VIHVDS=Vout∴VDS<VGS-VT0MI非飽和導(dǎo)通IR=(VDD-Vout)/RLIM=KN〔(VGS-VT0)VDS-1/2VDS2〕=KN〔(Vin-VT0)Vout-1/2Vout2〕∵IM=IR，對Vin微分，得：-1/RL(dVout/dVin)=KN〔Vout+(Vin-VTH)dVout/dVin-Vout(dVout/dVin)〕∵dVout/dVin=-1∴VIH=Vin=VT0+2Vout-1/KNRL代回等式，得：Vout=∴VIH=VT0+-1/KNRL9.解：Vout=VOL時，晶體管非飽和導(dǎo)通，Vin=VOH=VDD∴(VDD-Vout)/RL=KN`（W/L）〔(VDD-VT0)VOL-1/2VOL2〕 代值解得：RL（W/L）=2.05×105Ω 可以選擇不同的W/L和RL值以滿足VOL=0.2V，在最終設(shè)計中二者的選取還需考慮其他因素，如電路功耗與硅片面積。表中列出了一些設(shè)計中W/L和RL可能的取值和對應(yīng)每種取值估算的平均直流功耗。W/LRL（KΩ）PDCaverage(uW)1205.058.52102.5117.1368.4175.4451.3233.9541.0292.7634.2350.8由表可見，隨著RL的減小，直流功耗顯著增加，W/L也同時增加。若考慮降低平均直流功耗，可選擇較小的寬長比W/L和較大的負載電阻RL，而制造較大的RL需要較大面積的硅區(qū)，則還需要在功耗和面積之間折中。10.解：KN=KN`(W/L)=40uA/V2∴KNRL=8V-1Vin<VT0時，驅(qū)動管截止，Vout=VOH=VDD=5VVOL=VDD-VT0+1/KNRL-=0.147V VIL=VT0+1/KNRL=0.925V VIH=VT0+-1/KNRL=1.97V∴VNML=VIL-VOL=0.78VVNMH=VOH-VIH=3.03V VNML過小，會導(dǎo)致識別輸入信號時發(fā)生錯誤。為得到較好的抗噪聲性能，較低的信號噪聲容限應(yīng)至少為VDD的1/4，即VDD=5V時取1.25V。11.解：VOL=VDD-VT0+1/KNRL- 代值解得KNRL=2∴VIL=VT0+1/KNRL=1.5V VIH=VT0+-1/KNRL=3.1V而VOH=VDD=5V∴VNML=VIL-VOL=0.9VVNMH=VOH-VIH=1.9V12.答：采用負載電阻會占用大量的芯片面積，而晶體管占用的硅片面積通常比負載電阻小，并且有源負載反相器電路比無源負載反相器有更好的整體性能。13.答：根據(jù)給增強型負載提供不同的柵極偏壓，負載晶體管可以工作在飽和區(qū)或線性區(qū)。VinVinVoutVDDVinVoutVDDVSS飽和增強型負載反相器只要求一個獨立的電源和相對簡單的制造工藝，并且VOH限制在VDD-VTL。而線性增強型負載反相器的VOH=VDD，噪聲容限高，但需要使用兩個獨立的電源。由于二者的直流功耗較高，大規(guī)模的數(shù)字電路均不采用增強型負載nMOS反相器。14.VVinVoutVDDMLMIGDS解：1）Vin=0時，MI截止ML：VDSL=VGSL=VDD-Vout=VDD-VOL∴VDSL>VGSL-VTLML始終飽和導(dǎo)通Vout=VOH=VDD-VTL2）Vin=VDD時，Vout=VOLMI：VGSI=Vin=VDDVDSI=Vout=VOL∴VDSI<VGSI-VTIMI非飽和導(dǎo)通IDSI=KNI〔(VGSI-VTI)VDSI-1/2VDSI2〕=KNI〔(VDD-VTI)VOL-1/2VOL2〕IDSL=1/2KNL(VGSL-VTL)2=1/2KNL(VDD-VOL-VTL)2∵IDSI=IDSL∴VOL=gmL(VDD-VTL)/2gmI為使VOL→0，要求gmL<<gmIVVinVout0VDD-VTLgmL/gmI↓傳輸特性曲線如圖示：VVinVoutVDD-VTLgmL(VDD-VTL)/2gmI015.VVinVoutVDDMDMEGDS解：1）Vin=0，ME截止MD：耗盡型負載管VTD<0，VGSD=0∴VDSD=VDD-Vout=VDD-VOL>VGSD-VTDMD始終飽和導(dǎo)通∴Vout=VOH=VDD，改善了高電平傳輸特性2）Vin=VDD，Vout=VOLME：VGSE=Vin=VDDVDSE=Vout=VOL∴VDSE<VGSE-VTEMI非飽和導(dǎo)通IDSE=KNE〔(VGSE-VTE)VDSE-1/2VDSE2〕=KNE〔(VDD-VTE)VOL-1/2VOL2〕IDSD=1/2KND(VGSD-VTD)2=1/2KNDVTD2∵IDSI=IDSL∴VOL=VTD2KND/2KNE(VDD-VTE)低電平傳輸特性仍取決于兩管尺寸之比為使VOL→0，要求KND<<KNEVVinVoutVDD0KND/KNE↓傳輸特性曲線如圖示：VVinVout0VTD2KND/2KNE(VDD-VTE)VDD16.答：耗盡型負載nMOS反相器的制造工藝更加復(fù)雜，但可以有陡峭的VTC過渡和更好的噪聲容限，并且是單電源供電，整體的版圖面積也較小。另外，在CMOS電路中使用耗盡型晶體管還能減少漏電流。17.解：VOL=VTD2KND/2KNE(VDD-VTE)=0.027VVOH=VDD=2V18.答：CMOS電路是指由NMOS和PMOS所組成的互補型電路。對于CMOS反相器，Vin=0時，NMOS截止，PMOS導(dǎo)通，Vout=VOH=VDD；Vin=VDD時，NMOS導(dǎo)通，PMOS截止，Vout=VOL=0。高低輸出電平理想，與兩管無關(guān)。從對CMOS反相器工作原理的分析可以看出，在輸入為0或VDD時，NMOS和PMOS總是一個導(dǎo)通，一個截止，沒有從VDD到VSS的直流通路，也沒有電流流入柵極，因而其靜態(tài)電流和功耗幾乎為0。這也是CMOS電路最大的特點。19.VVinVoutVDDMNMPVVinVoutVDD0dVout/dVin=-1dVout/dVin=-1Vin=VoutVILVIH解：1）Vin=VILMN：VGSN=Vin=VILVDSN=Vout∴VDSN>VGSN-VTNMN飽和導(dǎo)通IDSN=1/2KN(VGSN-VTN)2=1/2KN(VIL-VTN)2MP：-VGSP=VDD-Vin=VDD-VIL-VDSP=VDD-Vout∴-VDSP<-VGSP–(-VTP)MP非飽和導(dǎo)通IDSP=KP〔(-VGSP-|VTP|)(-VDSP)-1/2(-VDSP)2〕=KP〔(VDD-VIL-|VTP|)(VDD-Vout)-1/2(VDD-Vout)2〕∵IDSN=IDSP，對VIL微分，得：KP〔(VDD-VIL-|VTP|)(-dVout/dVin)+(-1)(VDD-Vout)-(VDD-Vout)(-dVout/dVin)〕=KN(VIL-VTN)∵dVout/dVin=-1∴VIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)其中KR=KN/KP2）Vin=VIHMN：VGSN=Vin=VIHVDSN=Vout∴VDSN<VGSN-VTNMN非飽和導(dǎo)通IDSN=KN〔(VGSN-VTN)VDSN-1/2VDSN2〕=KN〔(VIH-VTN)Vout-1/2Vout2〕MP：-VGSP=VDD-Vin=VDD-VIH-VDSP=VDD-Vout∴-VDSP>-VGSP–(-VTP)MP飽和導(dǎo)通IDSP=1/2KP(-VGSP-|VTP|)2=1/2KP(VDD-VIH-|VTP|)2∵IDSN=IDSP，對VIH微分，得：KN〔(VIH-VTN)(dVout/dVin)+Vout-Vout(dVout/dVin)〕=KP(VDD-VIH-|VTP|)∵dVout/dVin=-1∴VIH=〔VDD+VTP+KR(2Vout+VTN)〕/(1+KR)其中KR=KN/KP20.解：Vin=VM，NMOS、PMOS均飽和導(dǎo)通IDSN=1/2μNCO*(W/L)N(VGSN-VTN)2=1/2KN(VM-VTN)2IDSP=1/2μPCO*(W/L)P(-VGSP-|VTP|)2=1/2KP(VDD-VM-|VTP|)2由IDSN=IDSP得：VM=(VDD+VTP+VTN)/(1+)其中KR=KN/KP當(dāng)工藝確定，VDD、VTN、VTP、μN、μP均確定因而VM取決于兩管的尺寸之比WN/WP21．答：1）電子遷移率較大，是空穴遷移率的兩倍，即μN=2μP。2）根據(jù)邏輯閾值與晶體管尺寸的關(guān)系VM∝WP/WN，在VM較大的取值圍中，WP〉WN。22.解：KR=KN/KP=2.5CMOS反相器的VOL=0V，VOH=VDD=3.3VVIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)=0.57Vout-0.71Vin=VIL時，有1/2KN(VIL-VTN)2=KP〔(VDD-VIL-|VTP|)(VDD-Vout)-1/2(VDD-Vout)2〕0.66Vout2+0.05Vout-6.65=0解得：Vout=3.14V∴VIL=1.08VVIH=〔VDD+VTP+KR(2Vout+VTN)〕/(1+KR)=1.43Vout+1.17Vin=VIH時，有KN〔(VIH-VTN)Vout-1/2Vout2〕=1/2KP(VDD-VIH-|VTP|)22.61Vout2+6.94Vout-2.04=0解得：Vout=0.27V∴VIH=1.55V∴VNML=VIL-VOL=1.08VVNMH=VOH-VIH=1.75V23.解：KR=μNCO*(W/L)N/μpCO*(W/L)P=1.6對于CMOS反相器而言，VOL=0V，VOH=VDD=3.3VVIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)=0.77Vout-1.17當(dāng)Vin=VIL時，NMOS飽和導(dǎo)通，PMOS非飽和導(dǎo)通由IDSN=IDSP得：1/2KN(VIL-VTN)2=KP〔(VDD-VIL-|VTP|)(VDD-Vout)-1/2(VDD-Vout)2〕2.04Vout2+8.30Vout-44.90=0解得：Vout=3.077V∴VIL=1.2V同理，VIH=〔VDD+VTP+KR(2Vout+VTN)〕/(1+KR)=1.23Vout+1.37當(dāng)Vin=VIH時，PMOS飽和導(dǎo)通，NMOS非飽和導(dǎo)通由IDSN=IDSP得：KN〔(VIH-VTN)Vout-1/2Vout2〕=1/2KP(VDD-VIH-|VTP|)25.53Vout2+24.62Vout-6.15=0解得：Vout=0.24V∴VIH=1.66V∴該CMOS反相器的噪聲容限：VNML=VIL-VOL=1.2VVNMH=VOH-VIH=1.64V邏輯閾值：VM=(VDD+VTP+VTN)/(1+)=1.48V24.解：1）VM=(VDD+VTP+VTN)/(1+)即1.4=(3.3-0.7+0.6)/(1+)解得：KR=2.25KR=KN/KP=(μNCO*WN/LN)/(μPCO*WP/LP)即2.25=60WN/25WP∴WN/WP=0.93752）VTN、VTP在標稱值有正負15%的變化則VTNmin=0.51VVTNma*=0.69VVTPmin=-0.805VVTPma*=-0.595V VMmin=(VDD+VTPmin+VTNmin)/(1+)=1.304VVMma*=(VDD+VTPma*+VTNma*)/(1+)=1.496V∴VM：1.304~1.496V25.答：有比反相器在輸出低電平時，驅(qū)動管和負載管同時導(dǎo)通，其輸出低電平由驅(qū)動管導(dǎo)通電阻和負載管導(dǎo)通電阻的分壓決定。為保持足夠低的低電平，兩個等效電阻應(yīng)保持一定的比值。當(dāng)驅(qū)動管為增強型N溝MOSFET，負載管為電阻或增強型MOSFET或耗盡型MOSFET時，即E/R反相器、E/E反相器、E/D反相器屬于有比反相器。而無比反相器在輸出低電平時，只有驅(qū)動管導(dǎo)通，負載管是截止的，理想情況下，輸出低電平為0。當(dāng)驅(qū)動管為增強型N溝MOSFET，負載管為P溝MOSFET時，即CMOS反相器即屬于無比反相器，具有理想的輸入低電平0。26.答：對于CMOS反相器，靜態(tài)功耗是指當(dāng)輸入為0或VDD時，NMOS和PMOS總是一個導(dǎo)通、一個截止，沒有從VDD到VSS的直流通路，也沒有電流流入柵極，功耗幾乎為0。動態(tài)功耗包括短路電流功耗和瞬態(tài)功耗。短路電流功耗是指輸入由0跳變到1或由1跳變到0的瞬變過程中，NMOS和PMOS都導(dǎo)通，存在從VDD到VSS的電流通路。瞬態(tài)功耗是指電路開關(guān)動作時，對輸出端負載電容進行充放電引起的功耗。27.解：VVinVouttttPLHtPHLtftr50%50%50%50%90%90%10%10%圖中，導(dǎo)通延遲時間為tPHL，截止延遲時間為tPLH延遲時間tpd=(tPHL+tPLH)/2上升時間tr=2CL/KNVDDKN=μNCO*(W/L)N下降時間tf=2CL/KPVDDKP=μPCO*(W/L)P若希望tr=tf，則要求WP=2WN第6章CMOS靜態(tài)邏輯門1.解：AVDDAVDDBVDDAABBVDDF2.解：全加器的求和輸出Sum和進位信號Carry表示為三個輸入信號A、B、C的函數(shù)： Sum=A⊕B⊕C=Carry(A+B+C)+ABC Carry=(A+B)C+ABAABBVDDDAAAAAAAVDDDBBBBBBCCCCCCCarrySum3.解：標準反相器的導(dǎo)電因子為KN=KP邏輯門KN1=KN2=KN`，KP1=KP2=KP`A=B=0時，上拉管的等效導(dǎo)電因子Keffp=KP`/2A=0，B=1或A=1，B=0時，下拉管的等效導(dǎo)電因子Keffn=KN`A=B=1時，下拉管的等效導(dǎo)電因子Keffn=2KN`在最壞的工作條件下，即1）2），應(yīng)使Keffn=KN`=KN，Keffp=KP`/2=KPKN=KP即2μNCO*(W/L)`N=μPCO*(W/L)`P∴WP/WN=2μN/μP=5為保證最壞工作條件下，各邏輯門的驅(qū)動能力與標準反相器的特性相同，要求P管的溝道長度比N管大5倍以上。4.解：AAABBDDCCVDDF標準反相器的導(dǎo)電因子為KN=KP邏輯門KN1=KN2=KN3=KN4=KN`，KP1=KP2=KP3=KP4=KP`1）ABCD=0時，上拉管的等效導(dǎo)電因子Keffp=KP`2）A、B、C、D中有一個為1時，上拉管的等效導(dǎo)電因子Keffp=2/3KP`3）A、B中有一個為1且C、D中有一個為1時，上拉管的等效導(dǎo)電因子Keffp=KP`/24）ABCD=1時，下拉管的等效導(dǎo)電因子Keffn=KN`5）AB、CD中有一個為1時，下拉管的等效導(dǎo)電因子Keffn=KN`/2在最壞的工作條件下，即3）5），應(yīng)使Keffn=KN`/2=KN，Keffp=KP`/2=KPKN=KP即μNCO*(W/L)`N=μPCO*(W/L)`P∴WP/WN=μN/μP=2.5要求P管的尺寸比N管大2.5倍以上。5.答：CMOS靜態(tài)邏輯門的功耗包括靜態(tài)功耗和動態(tài)功耗。靜態(tài)功耗幾乎為0。但對于深亞微米器件，存在泄漏電流引起的功耗，此泄漏電流包括柵極漏電流、亞閾值漏電流及漏極擴散結(jié)漏電流。動態(tài)功耗包括短路電流功耗，即切換電源時地線間的短路電流功耗和瞬態(tài)功耗，即電容充放電引起的功耗兩部分。6.答：電路的功耗主要由動態(tài)功耗決定，而動態(tài)功耗取決于負載電容、電源電壓和時鐘頻率，所以減少負載電容，降低電源電壓，降低開關(guān)活動性是有效降低電路功耗的方法。7.解：г1=(8г0+10/3гCR)+（г0+гCR)=9г0+13/3гCRг2=（4г0+2гCR）+（2г0+5/3гCR）=6г0+11/3гCR因而第二種組合邏輯速度更快。第7章傳輸門邏輯一、填空1．寫出傳輸門電路主要的三種類型和他們的缺點：（1），缺點：；（2），缺點：；（3），缺點：。答案：NMOS傳輸門，不能正確傳輸高電平，PMOS傳輸門，不能正確傳輸?shù)碗娖?，CMOS傳輸門，電路規(guī)模較大。2．傳輸門邏輯電路的振幅會由于減小，信號的也較復(fù)雜，在多段接續(xù)時，一般要插入。答案：閾值損失，傳輸延遲，反相器。3.一般的說，傳輸門邏輯電路適合邏輯的電路。比如常用的和。答案：異或，加法器，多路選擇器二、解答題1．分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標明的MOS管的作用。答案：根據(jù)真值表可知，電路實現(xiàn)的是OUT=AB的與門邏輯，方塊標明的MOS管起到了電荷保持電路的功能。2.根據(jù)下面的電路回答問題：分析電路，說明電路的B區(qū)域完成的是什么功能，設(shè)計該部分電路是為了解決NMOS傳輸門電路的什么問題？答案：當(dāng)傳輸高電平時，節(jié)點n1電位升高，當(dāng)電位大于反向器IV1的邏輯閾值時，反向器輸出低電平，此低電平加在P1管上，P1管導(dǎo)通，n1的電位可以上升到VDD。當(dāng)傳輸?shù)碗娖綍r，節(jié)點n1電位較低，當(dāng)電位小于反向器IV1的邏輯閾值時，反向器輸出高電平，此高電平加在P1管上，P1管截止，n1的電位保持傳輸來的低電平。說明B部分電路具有電荷保持電路的功能。設(shè)計該部分電路是為了解決NMOS傳輸門電路由于閾值電壓不能正確傳輸高電平的問題。3．假定反向器在理想的VDD/2時轉(zhuǎn)換,忽略溝道長度調(diào)制和寄生效應(yīng)，根據(jù)下面的傳輸門電路原理圖回答問題。（1）電路的功能是什么？（2）說明電路的靜態(tài)功耗是否為零，并解釋原因。答案：（1）這個電路是一個NAND門（2）當(dāng)A=B=VDD,在節(jié)點*的電壓為V*=VDD-Vt。這引起在傳輸晶體管驅(qū)動的反向器的靜態(tài)功耗。4.分析比較下面2種電路結(jié)構(gòu)，說明圖1的工作原理，介紹它和圖2所示電路的相同點和不同點。圖1圖2答案：S作為控制電壓，由柵極輸入。當(dāng)S為高電平時，I1可以正常傳輸，而I2不能穿過MOS單元。反之，當(dāng)S為低電平時，I2可以正常傳輸，而I1不能。由此可以看出，圖1電路完成的是2輸入選擇器的功能。圖1和圖2都可以完成2輸入選擇器的功能。圖1需要7個晶體管單元，而圖2需要14個晶體管單元。圖1采用傳輸門結(jié)構(gòu)明顯縮小了電路的規(guī)模。5．根據(jù)下面的電路回答問題。已知電路B點的輸入電壓為2.5V，C點的輸入電壓為0V。當(dāng)A點的輸入電壓如圖a時，畫出*點和OUT點的波形，并以此說明NMOS和PMOS傳輸門的特點。A點的輸入波形答案:*點的輸出波形OUT點的輸出波形由此可以看出，NMOS傳輸門電路不能正確傳輸高電平，PMOS傳輸門電路不能正確傳輸?shù)碗娖健?．寫出邏輯表達式C=AB的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖。答案：.7.相同的電路結(jié)構(gòu)，輸入信號不同時，構(gòu)成不同的邏輯功能。以下電路在不同的輸入下可以完成不同的邏輯功能，寫出它們的真值表，判斷實現(xiàn)的邏輯功能。圖1圖2答案：圖1完成的是異或邏輯，圖2完成的是同或邏輯。8.分析下面的電路，根據(jù)真值表，判斷電路實現(xiàn)的邏輯功能。答案：根據(jù)真值表分析可知，電路實現(xiàn)的是OUT=ABC的功能。第8章動態(tài)邏輯電路一、填空1．對于一般的動態(tài)邏輯電路，邏輯部分由輸出低電平的網(wǎng)組成，輸出信號與電源之間插入了柵控制極為時鐘信號的,邏輯網(wǎng)與地之間插入了柵控制極為時鐘信號的。答案：NMOS,PMOS,NOMS2.對于一個級聯(lián)的多米諾邏輯電路，在評估階段：對PDN網(wǎng)只允許有跳變，對PUN網(wǎng)只允許有跳變，PDN與PDN相連或PUN與PUN相連時中間應(yīng)接入。答案：01，10，反相器二、解答題1.分析電路，已知靜態(tài)反向器的預(yù)充電時間，賦值時間和傳輸延遲都為T/2。說明當(dāng)輸入產(chǎn)生一個0->1轉(zhuǎn)換時會發(fā)生什么問題"當(dāng)1->0轉(zhuǎn)換時會如何"如果這樣，描述會發(fā)生什么并在電路的*處插入一個反向器修正這個問題。答案：如果輸入產(chǎn)生一個1->0轉(zhuǎn)換時不存在問題，只要當(dāng)賦值階段開始時輸入是穩(wěn)定的。然而，如果輸入產(chǎn)生一個0->1轉(zhuǎn)換，Out1將開始預(yù)充電到1，而在賦值階段開始以后一段時間變?yōu)?。在我們的例子中這個時間為T/2。這能夠使下一個PDN在Out1變低前將Out2拉低，并且在Out2中引起誤差。要解決這個問題，在PDN產(chǎn)生Out2前插入這個反向器。2.從邏輯功能，電路規(guī)模，速度3方面分析下面2電路的相同點和不同點。從而說明CMOS動態(tài)組合邏輯電路的特點。圖A圖B答案：圖A是CMOS靜態(tài)邏輯電路。圖B是CMOS動態(tài)邏輯電路。2電路完成的均是NAND的邏輯功能。圖B的邏輯部分電路使用了2個MOS管，圖A使用了4個MOS管，由此可以看出動態(tài)組合邏輯電路的規(guī)模為靜態(tài)電路的一半。圖B的邏輯功能部分全部使用NMOS管，圖A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，說明動態(tài)組合邏輯電路的速度高于靜態(tài)電路。3.分析下面的電路，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏輯電路的不同,說明其特點。答案：該電路可以完成OUT=AB的與邏輯。與一般動態(tài)組合邏輯電路相比，它增加了一個MOS管Mkp,這個MOS管起到了電荷保持電路的作用，解決了一般動態(tài)組合邏輯電路存在的電荷泄漏的問題。4.分析下面的電路，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏輯電路的不同,分析它的工作原理。答案：該電路可以完成NAND邏輯。與一般動態(tài)組合邏輯電路相比，它增加了一個MOS管Mkp，它可以解決一般動態(tài)組合邏輯電路存在的電荷分配的問題。對于一般的動態(tài)組合邏輯電路，在評估階段，A=“H”B=“L”,電荷被OUT處和A處的電荷分配，整體的閾值下降，可能導(dǎo)致OUT的輸出錯誤。該電路增加了一個MOS管Mkp，在預(yù)充電階段，Mkp導(dǎo)通，對C點充電到Vdd。在評估階段，Mkp截至，不影響電路的正常輸出。5.簡述動態(tài)組合邏輯電路中存在的常見的三種問題，以及他們產(chǎn)生的原因和解決的方法。答案：動態(tài)組合邏輯電路中存在的常見的三種問題是電荷泄漏，電荷分配和時鐘饋通。電荷泄漏產(chǎn)生的原因是與輸出相連的MOS管的漏電流，導(dǎo)致輸出的電壓下降，可能造成輸出電壓的跳變，形成錯誤。解決辦法是在電路中接入電荷保持電路，將輸出拉回到高電平。電荷分配產(chǎn)生的原因是電路中*些節(jié)點導(dǎo)通時各處存在的電容之間電荷的再分配，會導(dǎo)致電路閾值下降，影響輸入結(jié)果。解決辦法是在電路中對中間節(jié)點進行預(yù)充電。時鐘饋通產(chǎn)生的原因是預(yù)充電時時鐘輸入和動態(tài)輸出節(jié)點的電容耦合引起的。它會導(dǎo)致S出現(xiàn)閂鎖，影響輸出結(jié)果。解決辦法是在設(shè)計和布置動態(tài)電路版圖時減少電容耦合情況的發(fā)生。6.分析下列電路的工作原理，畫出輸出端OUT的波形。答案：7.結(jié)合下面電路，說明動態(tài)組合邏輯電路的工作原理。答案：動態(tài)組合邏輯電路由輸出信號與電源之間插入的時鐘信號PMOS,NMOS邏輯網(wǎng)和邏輯網(wǎng)與地之間插入的時鐘信號NMOS組成。當(dāng)時鐘信號為低電平時，PMOS導(dǎo)通，OUT被拉置高電平。此時電路處于預(yù)充電階段。當(dāng)時鐘信號為低電平時，PMOS截至，電路與VDD的直接通路被切斷。這時NOMS導(dǎo)通，當(dāng)邏輯網(wǎng)處于特定邏輯時，電路輸出OUT被接到地，輸出低電平。否則，輸出OUT仍保持原狀態(tài)高電平不變。例如此電路，NMOS網(wǎng)構(gòu)成邏輯網(wǎng)中A與C,或B與C同時導(dǎo)通時，可以構(gòu)成輸出OUT到地的通路，將輸出置為低電平。第9章觸發(fā)器第三題的答案把NMOS改成串聯(lián)PMOS改成并聯(lián)既可或非門與非門有高電平閾值損失第一種加PMOS第二種加電荷保持電路沒有有低電平閾值損失第一種加NMOS第二種加電荷保持電路答案關(guān)鍵在于說明了兩反相器尺寸不同大反相器在發(fā)生變化的時候會強制寫入答案關(guān)鍵在于說明是正反饋的存儲機理區(qū)別在于動態(tài)存儲需要頻繁的刷新但是結(jié)構(gòu)相對簡單集成度高。靜態(tài)存儲器一般采用正反饋的存儲機理而動態(tài)存儲一般采用基于電荷的存儲機理關(guān)鍵答出靜態(tài)存儲正反饋存儲機理關(guān)鍵答出動態(tài)存儲基于電荷存儲機理關(guān)鍵答出鎖存器電平靈敏觸發(fā)器邊緣靈敏省略在時鐘沿到來之前數(shù)據(jù)輸入端必須保持穩(wěn)定的時間在時鐘沿到來之后數(shù)據(jù)輸入端必須保持穩(wěn)定的時間時鐘沿與輸出端之間的延遲非理想時鐘所帶來的時鐘傾斜是根源（答對意思就給分）P管和N管的尺寸之比電壓傳輸特性曲線VTC類似于磁滯回線對變化緩慢的輸入信號輸出信號能快速響應(yīng)施密特觸發(fā)器可以抑制噪聲26.反相器的閾值取決于P管和N管的尺寸之比。Vout為0時，相當(dāng)于M4與M2并聯(lián)，為1時，相當(dāng)于M3與M1并聯(lián)，從而相當(dāng)于改變了兩管尺寸之比27.省略28.PMOS第10章邏輯功能部件見課件4.答案：CO=AB+BCi+ACiS=CO(A+B+Ci)+ABCi5.答案：tadder=(N-1)tcarry+tsum減少延遲的方法：1、連接Cin的管子盡可能放在靠近門的輸出端；2、在這一加法器的進位鏈中可以利用加法器的反向特性來消除反向門。6.答案：7.答案：當(dāng)sh0為高電平時，B3B2B1B0傳輸?shù)男盘枮锳3A2A1A0；當(dāng)sh1為高電平時，B3B2B1B0傳輸?shù)男盘枮锳3A3A2A1；當(dāng)sh2為高電平時，B3B2B1B0傳輸?shù)男盘枮锳3A3A3A2；當(dāng)sh3為高電平時，B3B2B1B0傳輸?shù)男盘枮锳3A3A3A38.答案：當(dāng)sh1為低電平時，B3B2B1B0傳輸?shù)男盘枮锳3A2A1A0；當(dāng)sh1為高電平時，B3B2B1B0傳輸?shù)男盘枮?A3A3A2；當(dāng)sh2為低電平時，B3B2B1B0傳輸?shù)男盘枮锳3A2A1A0；當(dāng)sh2為高電平時，B3B2B1B0傳輸?shù)男盘枮?*A3A2；當(dāng)sh4為低電平時，B3B2B1B0傳輸?shù)男盘枮锳3A2A1A0；當(dāng)sh4為高電平時，B3B2B1B0傳輸?shù)男盘枮?***第11章存儲器一、填空1．可以把一個4Mb的SRAM設(shè)計成[Hirose90]由32塊組成的結(jié)構(gòu)，每一塊含有128Kb，由1024行和列的陣列構(gòu)成。行地址（*）、列地址（Y）、和塊地址（Z）分別為、、位寬。答案：128,10,7,5。128Kb=128×1024b,2*=1024，2Y=128，2Z=32，==》*=10，Y=7，Z=5。2．對一個512×512的NORMOS，假設(shè)平均有50%的輸出是低電平，有一已設(shè)計電路的靜態(tài)電流大約等于0.21mA(輸出電壓為1.5V時)，則總靜態(tài)功耗為，就從計算得到的功耗看，這個電路設(shè)計的（“好”或“差”）。答案：0.14W，差。總靜態(tài)功耗為(512/2)×0.21mA×2.5V=0.14W，這樣的功耗在集成電路設(shè)計中與期望相差甚遠，所以這個電路設(shè)計不好。3.一般的，存儲器由、和三部分組成。答案：存儲陣列；地址譯碼器（行和列地址譯碼器）；讀寫電路4．半導(dǎo)體存儲器按功能可分為：和；非揮發(fā)存儲器有、和；答案：RAM，ROM；EPROM，E2PROM，F(xiàn)LASH二、解答題1．確定圖1中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并以字線WL[0]為例，說明原理。圖1一個4×4的ORROM答案：（0）：0100；（1）：1001；（2）：0101；（3）：0000；工作原理：此電路工作時，四條字線只允許其中一條有效為高電平。以WL[0]為例，WL[0]有效，即其為高電平時，由于字線WL[0]與位線BL[0]之間不存在任何實際的連接，所以BL[0]的值為低電平而與WL[0]的值無關(guān)。再看位線BL[1]，因為與BL[1]相連的NMOS管已處于導(dǎo)通狀態(tài)，所以位線BL[1]被上拉為VDD-VTn，結(jié)果在位線BL[1]上形成了一個1。位線BL[2]和BL[3]與BL[0]相同。2．畫一個2×2的MOSOR型ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為01和00。并簡述工作原理。答案：一個2×2的MOSOR型ROM單元陣列如下圖：工作原理：此電路工作時，兩條字線只允許其中一條有效為高電平。以WL[0]為例，WL[0]有效，即為高電平時，由于字線WL[0]與位線BL[0]之間不存在任何實際的連接，所以BL[0]的值為低電平而與WL[0]的值無關(guān)。再看位線BL[1]，因為與BL[1]相連的NMOS管已處于導(dǎo)通狀態(tài)，所以位線BL[1]被上拉為VDD-VTn，結(jié)果在位線BL[1]上形成了一個1。3.確定圖2中ROM中存放地址0，1，2和3處的數(shù)據(jù)值。并簡述工作原理。圖2一個4×4的NORROMAnswer:（0）1011；（1）0110；（2）1010；（0）1111；工作原理：此電路工作要求把位線通過電阻接到電源電壓上，或者說輸出的默認值必須是1。因此，在WL和BL之間沒有晶體管意味著存放1。0單元通過在位線和地之間連接一個MOS器件來實現(xiàn)。在字線上加一高電平使該器件導(dǎo)通，從而把位線下位至GND。4．畫一個2×2的MOSNOR型ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為01和01。并簡述工作原理。Answer:一個2×2的MOSNOR型ROM單元陣列如下圖：工作原理：此電路工作要求把位線通過電阻接到電源電壓上，或者說輸出的默認值必須是1。因此，在WL和BL之間沒有晶體管意味著存放1。0單元通過在位線和地之間連接一個MOS器件來實現(xiàn)。在字線上加一高電平使該器件導(dǎo)通，從而把位線下位至GND。5．如圖3為一個4×4的NORROM，假設(shè)此電路采用標準的0.25μmCMOS工藝實現(xiàn),確定PMOS上拉器件尺寸使最壞的情況下VOL值不會高于1.5V(電源電壓為2.5V)。這