計算機組成原理十套卷+答案白中英

-.z.本科生期末試卷（一）一、選擇題（每小題1分，共15分）1從器件角度看，計算機經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計算機仍屬于（B）計算機。A

并行B

馮·諾依曼C

智能D

串行考查：常識2*機字長32位，其中1位表示符號位。若用定點整數(shù)表示，則最小負(fù)整數(shù)為（A）。A

-(231-1)B

-(230-1)

C

-(231+1)

D

-(230+1)考查：32位定點整數(shù)表示*圍3以下有關(guān)運算器的描述，（C）是正確的。A

只做加法運算B

只做算術(shù)運算C

算術(shù)運算與邏輯運算D

只做邏輯運算考查：運算器的功能4EEPROM是指（D）。A

讀寫存儲器B

只讀存儲器C

閃速存儲器D

電擦除可編程只讀存儲器考查：EEPROM5常用的虛擬存儲系統(tǒng)由（B）兩級存儲器組成，其中輔存是大容量的磁表面存儲器。A

cache-主存B

主存-輔存C

cache-輔存D

通用寄存器-cache考查：虛擬存儲系統(tǒng)兩級結(jié)構(gòu)6RISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（D）。A

棧頂和次棧頂B

兩個主存單元C

一個主存單元和一個通用寄存器D

兩個通用寄存器考查：RISC指令和CISC指令7當(dāng)前的CPU由（B）組成。A

控制器B

控制器、運算器、cacheC

運算器、主存D

控制器、ALU、主存考查：CPU組成8流水CPU是由一系列叫做“段”的處理部件組成。和具備m個并行部件的CPU相比，一個m段流水CPU的吞吐能力是（A）。A

具備同等水平B

不具備同等水平C

小于前者D

大于前者考查：流水CPU9在集中式總線仲裁中，（A）方式響應(yīng)時間最快。A

獨立請求B

計數(shù)器定時查詢C

菊花鏈考查：集中式總線仲裁10CPU中跟蹤指令后繼地址的寄存器是（C）。A

地址寄存器B

指令計數(shù)器C

程序計數(shù)器D

指令寄存器考查：程序計數(shù)器11從信息流的傳輸速度來看，（A）系統(tǒng)工作效率最低。A

單總線B

雙總線C

三總線D

多總線考查：總線結(jié)構(gòu)12單級中斷系統(tǒng)中，CPU一旦響應(yīng)中斷，立即關(guān)閉（C）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。A

中斷允許B

中斷請求C

中斷屏蔽D

DMA請求考查:中斷過程13安騰處理機的典型指令格式為（C）位。A

32位B

64位C

41位D

48位考查：安騰處理機14下面操作中應(yīng)該由特權(quán)指令完成的是（B）。A

設(shè)置定時器的初值B

從用戶模式切換到管理員模式C

開定時器中斷D

關(guān)中斷考查：特權(quán)指令15下列各項中，不屬于安騰體系結(jié)構(gòu)基本特征的是（D）。A

超長指令字B

顯式并行指令計算C

推斷執(zhí)行D

超線程考查：安騰體系結(jié)構(gòu)二、填空題（每小題2分，共20分）1字符信息是符號數(shù)據(jù)，屬于處理（非數(shù)值）領(lǐng)域的問題，國際上采用的字符系統(tǒng)是七單位的（ASCII）碼。2按IEEE754標(biāo)準(zhǔn)，一個32位浮點數(shù)由符號位S（1位）、階碼E（8位）、尾數(shù)M（23位）三個域組成。其中階碼E的值等于指數(shù)的真值（e）加上一個固定的偏移值（127）。3雙端口存儲器和多模塊交叉存儲器屬于并行存儲器結(jié)構(gòu)，其中前者采用（時間）并行技術(shù)，后者采用（空間）并行技術(shù)。4虛擬存儲器分為頁式、（段）式、（段頁）式三種。5安騰指令格式采用5個字段：除了操作碼（OP）字段和推斷字段外，還有3個7位的（地址碼）字段，它們用于指定（寄存器）2個源操作數(shù)和1個目標(biāo)操作數(shù)的地址。6CPU從內(nèi)存取出一條指令并執(zhí)行該指令的時間稱為（指令周期），它常用若干個（CPU周期）來表示。7安騰CPU中的主要寄存器除了128個通用寄存器、128個浮點寄存器、128個應(yīng)用寄存器、1個指令指針寄存器（即程序計數(shù)器）外，還有64個（1位推斷寄存器）和8個（64位分支寄存器）。8衡量總線性能的重要指標(biāo)是（總線帶寬），它定義為總線本身所能達(dá)到的最高傳輸速率，單位是（MB/s）。9DMA控制器按其結(jié)構(gòu)，分為（選擇型）DMA控制器和（多路型）DMA控制器。前者適用于高速設(shè)備，后者適用于慢速設(shè)備。1064位處理機的兩種典型體系結(jié)構(gòu)是（Intel64體系結(jié)構(gòu)）和（安騰體系結(jié)構(gòu)）。前者保持了與IA-32的完全兼容，后者則是一種全新的體系結(jié)構(gòu)。三、簡答題（每小題8分，共16分）1CPU中有哪幾類主要寄存器，用一句話回答其功能。答：A.數(shù)據(jù)緩沖寄存器(DR)B.指令寄存器(IR)C.程序計算器(PC)D.數(shù)據(jù)地址寄存器(AR)E.通用寄存器(R0～R3)F.狀態(tài)字寄存器(PSW)功能：執(zhí)行指令、操作、時間的控制以及數(shù)據(jù)加工。2指令和數(shù)據(jù)都用二進(jìn)制代碼存放在內(nèi)存中，從時空觀角度回答CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。答：計算機可以從時間和空間兩方面來區(qū)分指令和數(shù)據(jù)，在時間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從內(nèi)存取出或往內(nèi)存中寫入的是數(shù)據(jù)，在空間上，從內(nèi)存中取出指令送控制器，而執(zhí)行周期從內(nèi)存中取出的數(shù)據(jù)送運算器四、計算題（10分）設(shè)*=-15，y=+13，數(shù)據(jù)用補碼表示，用帶求補器的陣列乘法器求出乘積*×y，并用十進(jìn)制數(shù)乘法進(jìn)行驗證。五、證明題（12分）用定量分析方法證明多模塊交叉存儲器帶寬大于順序存儲器帶寬。證明：假設(shè)（1）存儲器模塊字長=數(shù)據(jù)總線寬度（2）模塊存取一個字的存儲周期=T(3)總線傳送周期為t（4）交叉存儲器的交叉模塊為mP88交叉存儲器為了實現(xiàn)流水線方式存儲，即通過t時間延遲T=mt(1)六、設(shè)計題（15分）*計算機有下圖所示的功能部件，其中M為主存，指令和數(shù)據(jù)均存放在其中，MDR為主存數(shù)據(jù)寄存器，MAR為主存地址寄存器，R0～R3為通用寄存器，IR為指令寄存器，PC為程序計數(shù)器（具有自動加1功能），C、D為暫存寄存器，ALU為算術(shù)邏輯單元，移位器可左移、右移、直通傳送。⑴將所有功能部件連接起來，組成完整的數(shù)據(jù)通路，并用單向或雙向箭頭表示信息傳送方向。⑵畫出“ADDR1，（R2）”指令周期流程圖。該指令的含義是將R1中的數(shù)與（R2）指示的主存單元中的數(shù)相加，相加的結(jié)果直通傳送至R1中。⑶若另外增加一個指令存貯器，修改數(shù)據(jù)通路，畫出⑵的指令周期流程圖。(1)M->MDR->IR,PC+1(2)M->MDR->IR,PC+1測試R1->MDRR1->MDRM->MDR>-CM->MDR>-CR2->MDRR2->MDRM->MDR->DM->MDR->DC+D->R1C+D->R1PC->MARPC->MAR七、分析計算題（12分）如果一條指令的執(zhí)行過程分為取指令、指令譯碼、指令執(zhí)行三個子過程，每個子過程時間都為100ns。⑴請分別畫出指令順序執(zhí)行和流水執(zhí)行方式的時空圖。⑵計算兩種情況下執(zhí)行n=1000條指令所需的時間。⑶流水方式比順序方式執(zhí)行指令的速度提高了幾倍？P170(1)本科生期末試卷（二）一、選擇題（每小題1分，共15分）1馮·諾依曼機工作的基本方式的特點是（B

）。A

多指令流單數(shù)據(jù)流B

按地址訪問并順序執(zhí)行指令C

堆棧操作D

存貯器按內(nèi)容選擇地址2在機器數(shù)（BC）中，零的表示形式是唯一的。A

原碼B

補碼C

移碼D

反碼3在定點二進(jìn)制運算器中，減法運算一般通過（D）來實現(xiàn)。A

原碼運算的二進(jìn)制減法器B

補碼運算的二進(jìn)制減法器C

原碼運算的十進(jìn)制加法器D

補碼運算的二進(jìn)制加法器4*計算機字長32位，其存儲容量為256MB，若按單字編址，它的尋址*圍是（D）。A

0—64MB

B

0—32MB

C

0—32M

D

0—64M5主存貯器和CPU之間增加cache的目的是（A）。A

解決CPU和主存之間的速度匹配問題B

擴大主存貯器容量C

擴大CPU中通用寄存器的數(shù)量D

既擴大主存貯器容量，又?jǐn)U大CPU中通用寄存器的數(shù)量6單地址指令中為了完成兩個數(shù)的算術(shù)運算，除地址碼指明的一個操作數(shù)外，另一個常需采用（C）。A

堆棧尋址方式B

立即尋址方式C

隱含尋址方式D

間接尋址方式7同步控制是（C）。A

只適用于CPU控制的方式B

只適用于外圍設(shè)備控制的方式C

由統(tǒng)一時序信號控制的方式D

所有指令執(zhí)行時間都相同的方式8描述PCI總線中基本概念不正確的句子是（CD）。A

PCI總線是一個與處理器無關(guān)的高速外圍設(shè)備B

PCI總線的基本傳輸機制是猝發(fā)式傳送C

PCI設(shè)備一定是主設(shè)備D

系統(tǒng)中只允許有一條PCI總線9CRT的分辨率為1024×1024像素，像素的顏色數(shù)為256，則刷新存儲器的容量為（B

）。A

512KB

B

1MBC

256KB

D

2MB256=2的8次方，8位=1B，1024*1024*1B=1MB10為了便于實現(xiàn)多級中斷，保存現(xiàn)場信息最有效的辦法是采用（B

）。A

通用寄存器B

堆棧C

存儲器D

外存11特權(quán)指令是由（C）執(zhí)行的機器指令。A

中斷程序B用戶程序C

操作系統(tǒng)核心序DI/O程序12虛擬存儲技術(shù)主要解決存儲器的（B）問題。A

速度B

擴大存儲容量C

成本D

前三者兼顧13引入多道程序的目的在于（A）。A

充分利用CPU，減少等待CPU時間B

提高實時響應(yīng)速度C

有利于代碼共享，減少主輔存信息交換量D

充分利用存儲器1464位雙核安騰處理機采用了（A）技術(shù)。A

流水B

時間并行C

資源重復(fù)D

流水+資源重復(fù)15在安騰處理機中，控制推測技術(shù)主要用于解決（B）問題。A

中斷服務(wù)B

與取數(shù)指令有關(guān)的控制相關(guān)C

與轉(zhuǎn)移指令有關(guān)的控制相關(guān)D

與存數(shù)指令有關(guān)的控制相關(guān)二、填空題（每小題2分，共20分）1在計算機術(shù)語中，將ALU控制器和（內(nèi)）存儲器合在一起稱為（主機）。2數(shù)的真值變成機器碼可采用原碼表示法，反碼表示法，（補碼）表示法，（移碼）表示法。3廣泛使用的（SRAM）和（DRAM）都是半導(dǎo)體隨機讀寫存儲器。前者的速度比后者快，但集成度不如后者高。4反映主存速度指標(biāo)的三個術(shù)語是存取時間、（存儲器帶寬）和（存儲周期）。5形成指令地址的方法稱為指令尋址，通常是（順序）尋址，遇到轉(zhuǎn)移指令時（跳躍）尋址。6CPU從（內(nèi)存）取出一條指令并執(zhí)行這條指令的時間和稱為（指令周期）。7RISC指令系統(tǒng)的最大特點是：只有（取數(shù)）指令和（存數(shù)）指令訪問存儲器，其余指令的操作均在寄存器之間進(jìn)行。8微型機的標(biāo)準(zhǔn)總線，從帶寬132MB/S的32位（字長）總線發(fā)展到64位的（指令）總線。9IA-32表示（Intel）公司的（32）位處理機體系結(jié)構(gòu)。10安騰體系機構(gòu)采用顯示并行指令計算技術(shù)，在指令中設(shè)計了（屬性）字段，用以指明哪些指令可以（并行）執(zhí)行。三、簡答題（每小題8分，共16分）1簡述64位安騰處理機的體系結(jié)構(gòu)主要特點。1顯式并行指令計算技術(shù)2

超長指令字技術(shù)3

分支推斷技術(shù)4

推測技術(shù)5

軟件流水技術(shù)6

寄存器堆棧技術(shù)2畫出分布式仲裁器的邏輯示意圖。四、計算題（10分）已知*=-0.01111，y=+0.11001,求：①[*]補，[-*]補，[y]補，[-y]補；②*+y,*-y,判斷加減運算是否溢出。五、分析題（12分）參見圖1，這是一個二維中斷系統(tǒng)，請問：①在中斷情況下，CPU和設(shè)備的優(yōu)先級如何考慮？請按降序排列各設(shè)備的中斷優(yōu)先級。②若CPU現(xiàn)執(zhí)行設(shè)備C的中斷服務(wù)程序，IM2，IM1，IM0的狀態(tài)是什么？如果CPU執(zhí)行設(shè)備H的中斷服務(wù)程序，IM2，IM1，IM0的狀態(tài)又是什么？③每一級的IM能否對*個優(yōu)先級的個別設(shè)備單獨進(jìn)行屏蔽？如果不能，采取什么方法可達(dá)到目的？④若設(shè)備C一提出中斷請求，CPU立即進(jìn)行響應(yīng)，如何調(diào)整才能滿足此要求？解：在中斷情況下，CPU的優(yōu)先級最低。各設(shè)備優(yōu)先級次序是：A-B-C-D-E-F-G-H-I-CPU執(zhí)行設(shè)備B的中斷服務(wù)程序時IM0IM1IM2=111；執(zhí)行設(shè)備D的中斷服務(wù)程序時IM0IM1IM2=011。每一級的IM標(biāo)志不能對*優(yōu)先級的個別設(shè)備進(jìn)行單獨屏蔽。可將接口中的BI（中斷允許）標(biāo)志清“0”，它禁止設(shè)備發(fā)出中斷請求。要使C的中斷請求及時得到響應(yīng)，可將C從第二級取出，單獨放在第三級上，使第三級的優(yōu)先級最高，即令I(lǐng)M3=0即可。六、設(shè)計題（15分）圖2所示為雙總線結(jié)構(gòu)機器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計數(shù)器（具有自增功能），M為主存（受R/W*信號控制），AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號決定完成何種操作，控制信號G控制的是一個門電路。另外，線上標(biāo)注有小圈表示有控制信號，例中yi表示y寄存器的輸入控制信號，R1o為寄存器R1的輸出控制信號，未標(biāo)字符的線為直通線，不受控制。①“ADDR2,R0”指令完成(R0)+(R2)→R0的功能操作，畫出其指令周期流程圖，假設(shè)該指令的地址已放入PC中。并在流程圖每一個CPU周期右邊列出相應(yīng)的微操作控制信號序列。②若將（取指周期）縮短為一個CPU周期，請先畫出修改數(shù)據(jù)通路，然后畫出指令周期流程圖。七、分析題（12分）設(shè)有k=4段指令流水線，它們是取指令、譯碼、執(zhí)行、存結(jié)果，各流水段持續(xù)時間均為Δt。①連續(xù)輸入n=8條指令，請畫出指令流水線時空圖。②推導(dǎo)流水線實際吞吐率的公式P，它定義為單位時間中輸出的指令數(shù)。③推導(dǎo)流水線的加速比公式S，它定義為順序執(zhí)行幾條指令所用的時間與流水執(zhí)行幾條指令所用的時間之比。本科生期末試卷（三）一、選擇題（每小題1分，共15分）1下列數(shù)中最小的數(shù)是（C）。A

（101001）2B

（52）8C

（101001）BCDD

（233）162*DRAM芯片，其存儲容量為512×8位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（D）。A

8，512

B

512，8

C

18，8

D

19，8512=2的9次方，K=2的10次方，題目中有錯誤，應(yīng)該是512K*8位3在下面描述的匯編語言基本概念中，不正確的表述是（D）。A

對程序員的訓(xùn)練要求來說，需要硬件知識B

匯編語言對機器的依賴性高C

用匯編語言編寫程序的難度比高級語言小D

匯編語言編寫的程序執(zhí)行速度比高級語言慢4交叉存儲器實質(zhì)上是一種多模塊存儲器，它用（A）方式執(zhí)行多個獨立的讀寫操作。A

流水B

資源重復(fù)C

順序D

資源共享5寄存器間接尋址方式中，操作數(shù)在（B）。A

通用寄存器B

主存單元C

程序計數(shù)器D

堆棧6機器指令與微指令之間的關(guān)系是（A）。A

用若干條微指令實現(xiàn)一條機器指令B

用若干條機器指令實現(xiàn)一條微指令C

用一條微指令實現(xiàn)一條機器指令D

用一條機器指令實現(xiàn)一條微指令7描述多媒體CPU基本概念中，不正確的是（CD

）。A

多媒體CPU是帶有MM*技術(shù)的處理器B

MM*是一種多媒體擴展結(jié)構(gòu)C

MM*指令集是一種多指令流多數(shù)據(jù)流的并行處理指令D

多媒體CPU是以超標(biāo)量結(jié)構(gòu)為基礎(chǔ)的CISC機器8在集中式總線仲裁中，（A）方式對電路故障最敏感。A

菊花鏈B

獨立請求C

計數(shù)器定時查詢9流水線中造成控制相關(guān)的原因是執(zhí)行（D

）指令而引起。A

條件轉(zhuǎn)移B

訪內(nèi)C

算邏D

無條件轉(zhuǎn)移10PCI總線是一個高帶寬且與處理器無關(guān)的標(biāo)準(zhǔn)總線。下面描述中不正確的是（B）。A

采用同步定時協(xié)議B

采用分布式仲裁策略C

具有自動配置能力D

適合于低成本的小系統(tǒng)11下面陳述中，不屬于外圍設(shè)備三個基本組成部分的是（D

）。A

存儲介質(zhì)B

驅(qū)動裝置C

控制電路D

計數(shù)器12中斷處理過程中，（B

）項是由硬件完成。A

關(guān)中斷B

開中斷C

保存CPU現(xiàn)場D

恢復(fù)CPU現(xiàn)場13IEEE1394是一種高速串行I/O標(biāo)準(zhǔn)接口。以下選項中，（D）項不屬于IEEE1394的協(xié)議集。A

業(yè)務(wù)層B

鏈路層C

物理層D

串行總線管理14下面陳述中，（A）項屬于存儲管理部件MMU的職能。A

分區(qū)式存儲管理B

交換技術(shù)C

分頁技術(shù)1564位的安騰處理機設(shè)置了四類執(zhí)行單元。下面陳述中，（D）項不屬于安騰的執(zhí)行單元。A

浮點執(zhí)行單元B

存儲器執(zhí)行單元C

轉(zhuǎn)移執(zhí)行單元D

定點執(zhí)行單元二、填空題（每小題2分，共20分）1定點32位字長的字，采用2的補碼形式表示時，一個字所能表示的整數(shù)*圍是（-2的32次方到2的32次方-1

）。2IEEE754標(biāo)準(zhǔn)規(guī)定的64位浮點數(shù)格式中，符號位為1位，階碼為11位，尾數(shù)為52位，則它能表示的最大規(guī)格化正數(shù)為（1+(1-2的-52次方）)*2的1023次方）。3浮點加、減法運算的步驟是（0操作數(shù)處理）、（比較階碼大小并完成對階）、（尾數(shù)求和運算）、（結(jié)果規(guī)格化）、（舍入處理）。4*計算機字長32位，其存儲容量為64MB，若按字編址，它的存儲系統(tǒng)的地址線至少需要（24）條。5一個組相聯(lián)映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個字，則主存地址共（20）位，其中主存字塊標(biāo)記應(yīng)為（9）位，組地址應(yīng)為（5）位，Cache地址共（13）位。先將Cache分組，組數(shù)=128/4=32。故Cache組地址占5位，塊內(nèi)地址占6位，塊地址占兩位。故Cache地址共5+6+2=13位。主存=16384*64=2^20字；故按字編制，主存地址為（20）位，由于采用的是第一種組相連映射，即組相連映射關(guān)系為：i=jmodQ(i為Cache組號，j為主存塊號，Q為Cache組數(shù)）。故組地址為（5位）。（如果按字節(jié)編址，塊內(nèi)地址位數(shù)增1，Cache地址位數(shù)增1，主存位數(shù)也增1）如果采用第二種全相連映射方法，則先將主存按照Cache大小分區(qū)，共128個區(qū)，故區(qū)號占7位，再將每個區(qū)分組，每個區(qū)內(nèi)的組數(shù)和Cache的組數(shù)相等（32組）故組地址占5位，每組有4個塊，故塊地址為2位，塊內(nèi)地址同第一種全相連映射方法中塊內(nèi)地址長度相同，主存地址=區(qū)號+組號+組內(nèi)塊號+塊內(nèi)地址。故按字編址，主存地址=7+5+2+6=20（位）（按字節(jié)編址時塊內(nèi)地址為6位，故主存地址為21位）。Cache地址=組號+組內(nèi)塊號+塊內(nèi)地址=5+2+6=13位（按字節(jié)編址時為14位）主存有16384*64=2的20次方，20-6-5=9（主存字塊標(biāo)記=主存地址-塊內(nèi)地址-組地址）7*中斷系統(tǒng)中，每抽取一個輸入數(shù)據(jù)就要中斷CPU一次，中斷處理程序接收取樣的數(shù)據(jù)，并將其保存到主存緩沖區(qū)內(nèi)。該中斷處理需要*秒。另一方面，緩沖區(qū)內(nèi)每存儲N個數(shù)據(jù)，主程序就將其取出進(jìn)行處理，這種處理需要Y秒，因此該系統(tǒng)可以跟蹤到每秒（N/(N*+Y））次中斷請求。中斷次數(shù)/處理該次數(shù)的中斷所需的時間依題意：中斷N次，所需要的總處理時間=N**(中斷處理時間)+Y（緩沖處理時間）故答案為A8在計算機系統(tǒng)中，多個系統(tǒng)部件之間信息傳送的公共通路稱為（總線）。就其所傳送信息的性質(zhì)而言，在公共通路上傳送的信息包括（數(shù)據(jù)信息）、（地址信息）、（控制信息）。9在虛存系統(tǒng)中，通常采用頁表保護(hù)、段表保護(hù)和鍵保護(hù)方法實現(xiàn)（存儲區(qū)域）保護(hù)。10安騰體系結(jié)構(gòu)采用推測技術(shù)，利用（控制）推測方法和（數(shù)據(jù)）推測方法提高指令執(zhí)行的并行度。三、簡答題（每小題8分，共16分）1列表比較CISC處理機和RISC處理機的特點。2簡要列出64位的安騰處理機體系結(jié)構(gòu)的主要特點。1顯式并行指令計算技術(shù)。2

超長指令字技術(shù)3

分支推斷技術(shù)4

推測技術(shù)5

軟件流水技術(shù)6

寄存器堆棧技術(shù)四、計算題（12分）有兩個浮點數(shù)N1=2j1×S1,N2=2j2×S2，其中階碼用4位移碼、尾數(shù)用8位原碼表示（含1位符號位）。設(shè)j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，寫出運算步驟及結(jié)果。解(1)浮點乘法規(guī)則：N1×N2=（2j1×S1）×（2j2×S2）=2（j1+j2）×（S1×S2）(2)碼求和：j1+j2=0(3)尾數(shù)相乘：被乘數(shù)S1=0.0110011，令乘數(shù)S2=0.1101101，尾數(shù)絕對值相乘得積的絕對值，積的符號位=0⊕0=0。按無符號陣乘法器運算得：N1×N2=20×0.10111（4）尾數(shù)規(guī)格化、舍入（尾數(shù)8位）N1×N2=（+0.00010101）2×2（0）208五、設(shè)計題（1208機器字長32位，常規(guī)設(shè)計的物理存儲空間≤32M，若將物理存儲空間擴展到256M，請?zhí)岢鲆环N設(shè)計方案。解：用多體交叉存取方案，即將主存分成8個相互獨立、容量相同的模塊M0，M1，M2…，M7，每個模塊32M×32位。它們各自具備一套地址寄存器、數(shù)據(jù)緩沖器，各自以等同的方式與CPU傳遞信息，其組成如圖六、分析題（10分）*機的指令格式如下所示*為尋址特征位：*=00：直接尋址；*=01：用變址寄存器R*1尋址；*=10：用變址寄存器R*2尋址；*=11：相對尋址設(shè)(PC)=1234H,(R*1)=0037H,(R*2)=1122H（H代表十六進(jìn)制數(shù)），請確定下列指令中的有效地址：①4420H

②2244H

③1322H

④3521H解：1）*=00,D=20H,有效地址EA=20H2）*=10,D=44H,有效地址EA=1122H+44H=1166H3）*=11,D=22H，有效地址EA=1234H+22H=1256H4）*=01,D=21H,有效地址EA=0037H+21H=0058H七、分析題（15分）有如下四種類型的單處理機：①基準(zhǔn)標(biāo)量機（每個CPU周期啟動1條機器指令，并行度ILP=1）；②超級標(biāo)量機（每個CPU周期啟動3條機器指令，并行度ILP=3）；超級流水機（每1/3個CPU周期啟動1條機器指令，并行度ILP=3）；④超標(biāo)量超流水機（每個CPU周期啟動9條指令，并行度ILP=9）。試畫出四種類型處理機的時空圖。本科生期末試卷（四）一、選擇題（每小題1分，共15分）1運算器的核心功能部件是（B）。A

數(shù)據(jù)總線B

ALU

C

狀態(tài)條件寄存器D

通用寄存器2*單片機字長32位，其存儲容量為4MB。若按字編址，它的尋址*圍是（A）。A

1M

B

4MB

C

4M

D

1MB4M*8b/32b=1Mb=1M3*SRAM芯片，其容量為1M×8位，除電源和接地端外，控制端有E和R/W*，該芯片的管腳引出線數(shù)目是（D）。A

20

B

28

C

30

D

321M=2的20次方，地址線20根，8位數(shù)據(jù)線8根，20+8+1+1+1+1=324雙端口存儲器所以能進(jìn)行高速讀/寫操作，是因為采用（D

）。A

高速芯片B

新型器件C

流水技術(shù)D

兩套相互獨立的讀寫電路5單地址指令中為了完成兩個數(shù)的算術(shù)運算，除地址碼指明的一個操作數(shù)以外，另一個數(shù)常需采用（C）。A

堆棧尋址方式B

立即尋址方式C

隱含尋址方式D

間接尋址方式6為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（C

）。A

用程序計數(shù)器PC來產(chǎn)生后繼微指令地址B

用微程序計數(shù)器μPC來產(chǎn)生后繼微指令地址C

通過微指令順序控制字段由設(shè)計者指定或由設(shè)計者指定的判別字段控制產(chǎn)生后繼微指令地址D

通過指令中指定一個專門字段來控制產(chǎn)生后繼微指令地址7微程序控制器中，機器指令與微指令的關(guān)系是（B

）。A

每一條機器指令由一條微指令來執(zhí)行B

每一條機器指令由一段用微指令編成的微程序來解釋執(zhí)行C

一段機器指令組成的程序可由一條微指令來執(zhí)行D

一條微指令由若干條機器指令組成8CPU中跟蹤指令后繼地址的寄存器是（B）。A

地址寄存器B

程序計數(shù)器C

指令寄存器D

通用寄存器9*寄存器中的數(shù)值為指令碼，只有CPU的（A

）才能識別它。A

指令譯碼器B

判斷程序C

微指令D

時序信號10為實現(xiàn)多級中斷，保存現(xiàn)場信息最有效的方法是采用（B

）。A

通用寄存器B

堆棧C

主存D

外存11采用DMA方式傳送數(shù)據(jù)時，每傳送一個數(shù)據(jù)，就要占用一個（C

）的時間。A

指令周期B

機器周期C

存儲周期D

總線周期12將IEEE1394串行標(biāo)準(zhǔn)接口與SCSI并行標(biāo)準(zhǔn)接口進(jìn)行比較，指出下面陳述中不正確的項是（D）。A

前者數(shù)據(jù)傳輸率高B

前者數(shù)據(jù)傳送的實時性好C

前者使用6芯電纜，體積小D

前者不具有熱插拔能力13下面陳述中，不屬于虛存機制要解決的問題項是（D

）。A

調(diào)度問題B

地址映射問題C

替換與更新問題D

擴大物理主存的存儲容量和字長14進(jìn)程從運行狀態(tài)轉(zhuǎn)入就緒狀態(tài)的可能原因是（D

）。A

被選中占有處理機時間B

等待*一事件發(fā)生C

等待的事件已發(fā)生D

時間片已用完15安騰處理機的一組指令中，可以并行執(zhí)行的指令是（B

）。A

Id8

r1=[r3]

B

add

r6=r8,r9C

SUB

r3=r1,r4

D

add

r5=r3,r7二、填空題（每小題2分，共20分）1計算機系統(tǒng)的層次結(jié)構(gòu)從下至上可分為五級，即微程序設(shè)計級（或邏輯電路級）、一般機器級、操作系統(tǒng)級、（匯編語言）級、（高級語言）級。2十進(jìn)制數(shù)在計算機內(nèi)有兩種表示形式：（字符串形式）形式和（壓縮的十進(jìn)制數(shù)）形式。前者主要用在非數(shù)值計算的應(yīng)用領(lǐng)域，后者用于直接完成十進(jìn)制數(shù)的算術(shù)運算。3一個定點數(shù)由符號位和數(shù)值域兩部分組成。按小數(shù)點位置不同，定點數(shù)有（純小數(shù)）和（純整數(shù)）兩種表示方法。4對存儲器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計算機采用多級存儲體系結(jié)構(gòu)，即（cache）、（主存）、（外存）。5高級的DRAM芯片增強了基本DRAM的功能，存取周期縮短至20ns以下。舉出三種高級DRAM芯片，它們是（FPM-DRAM）、（CDRAM）、（SDRAM）。6一個較完善的指令系統(tǒng)，應(yīng)當(dāng)有（數(shù)據(jù)處理）、（數(shù)據(jù)存儲）、（數(shù)據(jù)傳送）、（程序控制）四大類指令。7機器指令對四種類型的數(shù)據(jù)進(jìn)行操作。這四種數(shù)據(jù)類型包括（地址）型數(shù)據(jù)、（數(shù)值）型數(shù)據(jù)、（字符）型數(shù)據(jù)、（邏輯）型數(shù)據(jù)。8CPU中保存當(dāng)前正在執(zhí)行的指令的寄存器是（指令寄存器），指示下一條指令地址的寄存器是（程序計數(shù)器），保存算術(shù)邏輯運算結(jié)果的寄存器是（數(shù)據(jù)寄存器）和（通用寄存器）。9虛存系統(tǒng)中，通常采用頁表保護(hù)、段表保護(hù)和鍵保護(hù)以實現(xiàn)（區(qū)域保護(hù)）保護(hù)。10安騰體系結(jié)構(gòu)采用分支推斷技術(shù)，將傳統(tǒng)的（ifthenelse）分支結(jié)構(gòu)轉(zhuǎn)變?yōu)闊o分支的（順序/并行）代碼，避免了錯誤預(yù)測分支而付出的代價。三、簡答題（每小題8分，共16分）1PCI總線中三種橋的名稱是什么？簡述其功能。PCI總線有三種橋，即HOST/PCI橋（簡稱HOST橋），PCI/PCI橋，PCI/LAGACY橋。在PCI總線體系結(jié)構(gòu)中，橋起著重要作用：（1）它連接兩條總線，使總線間相互通信。（2）橋是一個總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個總線主設(shè)備都能看到同樣的一份地址表。利用橋可以實現(xiàn)總線間的卒發(fā)式傳送.橋有信號的緩沖組等。能力和信號電平轉(zhuǎn)換功能。它還可以完成規(guī)程轉(zhuǎn)換、數(shù)據(jù)快存化、裝拆數(shù)據(jù)分2安騰處理機采用的6種增強并行性功能的技術(shù)措施是什么？解：1.顯示并行指令計算技術(shù)2.超長指令字技術(shù)3.分支推斷技術(shù)4.推測技術(shù)5.軟件流水技術(shù)6.寄存器堆棧技術(shù)四、證明題（12分）設(shè)|*|﹤(2n-1)，|y|﹤(2n-1)，|*+y|﹤(2n-1)求證：[*]補+[y]補=[*+y]補(mod2n+1)五、計算題（10分）設(shè)存儲器容量為64M字，字長為64位，模塊數(shù)m=8，分別用順序和交叉方式進(jìn)行組織。存儲周期T=100ns，數(shù)據(jù)總線寬度為64位，總線傳送周期=50ns。求：順序存儲器和交叉存儲器的帶寬各是多少？六、分析題（12分）一種二進(jìn)制RS型32位的指令結(jié)構(gòu)如下：其中OP為操作碼字段，*為尋址模式字段，D為偏移量字段，其尋址模式定義為有效地址E算法及說明列表如下：請寫出6種尋址方式的名稱。1)直接尋址2）間接尋址3）變址尋址4）基址變址5）間接尋址6）寄存器間接尋址七、設(shè)計題（15分）CPU的數(shù)據(jù)通路如圖1所示。運算器中R0～R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲器，I-cache為指令存儲器，PC為程序計數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號均為微操作控制信號（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。機器指令“LDA(R3),R0”實現(xiàn)的功能是：以（R3）的內(nèi)容為數(shù)存單元地址，讀出數(shù)存該單元中數(shù)據(jù)至通用寄存器R0中。請畫出該取數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號。（一個CPU周期有T1～T4四個時鐘信號，寄存器打入信號必須注明時鐘序號）本科生期末試卷（五）一、選擇題（每小題1分，共15分）1*機字長64位，1位符號位，63位表示尾數(shù)，若用定點整數(shù)表示，則最大正整數(shù)位（A）A

+(263-1)

B

+(264-1)

C

-(263-1)

D

-(264-1)2請從下面浮點運算器中的描述中選出兩個描述正確的句子（AB）。A

浮點運算器可用兩個松散連接的定點運算部件一階碼和尾數(shù)部件來實現(xiàn)。B

階碼部件可實現(xiàn)加，減，乘，除四種運算。C

階碼部件只進(jìn)行階碼相加，相減和比較操作。D

尾數(shù)部件只進(jìn)行乘法和除法運算。3存儲單元是指（C

）。A

存放1個二進(jìn)制信息位的存儲元B

存放1個機器字的所有存儲元集合C

存放1個字節(jié)的所有存儲元集合D

存放2個字節(jié)的所有存儲元集合4*機字長32位，存儲容量1MB，若按字編址，它的尋址*圍是（D）。A

0—1M

B

0—512KB

C

0—56K

D

0—256KB1*1024*1024*8b/32b=256*K，答案應(yīng)是256K，沒有B1B=8b,B是字節(jié)，b是位,字長是若干個字節(jié)5用于對*個寄存器中操作數(shù)的尋址方式為（C

）。A

直接B

間接C

寄存器直接D

寄存器間接6程序控制類的指令功能是（D）。A

進(jìn)行算術(shù)運算和邏輯運算B

進(jìn)行主存與CPU之間的數(shù)據(jù)傳送C

進(jìn)行CPU和I/O設(shè)備之間的數(shù)據(jù)傳送D

改變程序執(zhí)行的順序7指令周期是指（C

）。A

CPU從主存取出一條指令的時間B

CPU執(zhí)行一條指令的時間C

CPU從主存取出一條指令加上執(zhí)行一條指令的時間D

時鐘周期時間8描述當(dāng)代流行總線結(jié)構(gòu)中基本概念不正確的句子是（AC）。A

當(dāng)代流行的總線不是標(biāo)準(zhǔn)總線B

當(dāng)代總線結(jié)構(gòu)中，CPU和它私有的cache一起作為一個模塊與總線相連C

系統(tǒng)中允許有一個這樣的CPU模塊9CRT的顏色為256色，則刷新存儲器每個單元的字長是（C

）。A

256位B

16位C

8位D

7位256=2的8次方10發(fā)生中斷請求的條件是（C）。A

一條指令執(zhí)行結(jié)束B

一次I/O操作結(jié)束C

機器內(nèi)部發(fā)生故障D

一次DMA操作結(jié)束11中斷向量地址是（C）。A

子程序入口地址B

中斷服務(wù)程序入口地址C

中斷服務(wù)程序入口地址指示器D

例行程序入口地址12IEEE1394所以能實現(xiàn)數(shù)據(jù)傳送的實時性，是因為（D）。A

除異步傳送外，還提供同步傳送方式B

提高了時鐘頻率C

除優(yōu)先權(quán)仲裁外，還提供均等仲裁,緊急仲裁兩種總線仲裁方式D

能夠進(jìn)行熱插拔13直接映射cache的主要優(yōu)點是實現(xiàn)簡單。這種方式的主要缺點是（B

）。A

它比其他cache映射方式價格更貴B

如果使用中的2個或多個塊映射到cache同一行，命中率則下降C

它的存取時間大于其它cache映射方式D

cache中的塊數(shù)隨著主存容量增大而線性增加14虛擬存儲器中段頁式存儲管理方案的特性為（D）。A

空間浪費大，存儲共享不易，存儲保護(hù)容易，不能動態(tài)連接B

空間浪費小，存儲共享容易，存儲保護(hù)不易，不能動態(tài)連接C

空間浪費大，存儲共享不易，存儲保護(hù)容易，能動態(tài)連接D

空間浪費小，存儲共享容易，存儲保護(hù)容易，能動態(tài)連接15安騰處理機的指令格式中，操作數(shù)尋址采用（C）。A

R-R-S型B

R-R-R型C

R-S-S型D

S-S-S型二、填空題（每小題2分，共20分）1IEEE6754標(biāo)準(zhǔn)規(guī)定的64位浮點數(shù)格式中，符號位為1位，階碼為11位，尾數(shù)為52位。則它所能表示的最大規(guī)格化正數(shù)為（（1+（1-2的-52次方））*2的1023次方）。2直接使用西文鍵盤輸入漢字，進(jìn)行處理，并顯示打印漢字，要解決漢字的（輸入編碼）、（漢字內(nèi)碼）和（字模碼）三種不同用途的編碼。3數(shù)的真值變成機器碼時有四種表示方法，即（原碼）表示法，（反碼）表示法，（補碼）表示法，（移碼）表示法。4主存儲器的技術(shù)指標(biāo)有（存取時間），（存儲周期），（存儲器帶寬），（存儲容量）。5cache和主存構(gòu)成了（內(nèi)存儲器），全由（硬件）來實現(xiàn)。6根據(jù)通道的工作方式，通道分為（選擇）通道和（多路）通道兩種類型。7SCSI是（并行）I/O標(biāo)準(zhǔn)接口，IEEE1394是（串行）I/O標(biāo)準(zhǔn)接口。8*系統(tǒng)總線的一個存取周期最快為3個總線時鐘周期，總線在一個總線周期中可以存取32位數(shù)據(jù)。如總線的時鐘頻率為8.33MHz，則總線的帶寬是（11.1MB/s）?？偩€的帶寬＝數(shù)據(jù)寬度×總線周期的最高頻率＝（32/8）Byte×（8.33/3）M/s

＝11.1MB/s9操作系統(tǒng)是計算機硬件資源管理器，其主要管理功能有（處理機）管理、（存儲）管理和（設(shè)備）管理。10安騰處理機采用VLIW技術(shù)，編譯器經(jīng)過優(yōu)化，將多條能并行執(zhí)行的指令合并成一個具有（多個操作碼）的超長指令字，控制多個獨立的（功能部件）同時工作。三、簡答題（每小題8分，共16分）1畫圖說明現(xiàn)代計算機系統(tǒng)的層次結(jié)構(gòu)。2簡述水平型微指令和垂直型微指令的特點。A．水平型微指令并行操作能力強，效力高，靈活性強，垂直型微指令則較差；B．水平型微指令執(zhí)行一條指令的時間短，垂直型微指令執(zhí)行時間長；C．由水平型微指令解析指令的微程序，有微指令字較長而微程序短的特點，垂直型微指令則相反，微指令字較短而程序長；D．水平型微指令用戶難以掌握，而垂直型微指令與指令比較相似，相對來說，比較容易掌握四、計算題（10分）CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為2420次，主存完成的次數(shù)為80次，已知cache存儲周期為40ns，主存存儲周期為200ns，求cache/主存系統(tǒng)的效率和平均訪問時間。（我相信題目又寫錯了，本應(yīng)該主存存儲周期位240ns但此題改成了200ns,將答案中的Tm改成200即可）五、設(shè)計題（12分）*機器單字長指令為32位，共有40條指令，通用寄存器有128個，主存最大尋址空間為64M。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對尋址六種。請設(shè)計指令格式，并做必要說明。（主存那應(yīng)該是64K，神馬玩意的破試卷）機器字長32位，主存容量64Mb/2=2的7次方*2的20次方*b，因此MAR=27位共40條指令，OP段占6位（2的5次方等于32），采用單字長和雙字長兩種指令格式，其中單字長指令用于算數(shù)邏輯和I/O指令，雙字長指令用于用于訪問主存的指令（你妹啥玩意。。）OPOP六、證明題（12分）一條機器指令的指令周期包括取指（IF）、譯碼（ID）、執(zhí)行（E*）、寫回（WB）四個過程段，每個過程段1個時鐘周期T完成。先段定機器指令采用以下三種方式執(zhí)行：①非流水線（順序）方式，②標(biāo)量流水線方式，③超標(biāo)量流水線方式。請畫出三種方式的時空圖，證明流水計算機比非流水計算機具有更高的吞吐率。七、設(shè)計題（15分）CPU的數(shù)據(jù)通路如圖1所示。運算器中R0～R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲器，I-cache為指令存儲器，PC為程序計數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號均為微操作控制信號（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。機器指令“STOR1,(R2)”實現(xiàn)的功能是：將寄存器R1中的數(shù)據(jù)寫入到以（R2）為地址的數(shù)存單元中。請畫出該存數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號。（一個CPU周期含T1～T4四個時鐘信號，寄存器打入信號必須注明時鐘序號）解：本科生期末試卷（六）一、選擇題（每小題1分，共15分）1從器件角度看，計算機經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計算機仍屬于（）計算機。A

并行B

馮·諾依曼C

智能D

串行2*機字長32位，其中1位表示符號位。若用定點整數(shù)表示，則最小負(fù)整數(shù)為（）。A

-(231-1)B

-(230-1)

C

-(231+1)

D

-(230+1)3以下有關(guān)運算器的描述，（）是正確的。A

只做加法運算B

只做算術(shù)運算C

算術(shù)運算與邏輯運算D

只做邏輯運算4EEPROM是指（）。A

讀寫存儲器B

只讀存儲器C

閃速存儲器D

電擦除可編程只讀存儲器5常用的虛擬存儲系統(tǒng)由（）兩級存儲器組成，其中輔存是大容量的磁表面存儲器。Acache-主存B主存-輔存Ccache-輔存D通用寄存器-cache6RISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（）。A

棧頂和次棧頂B

兩個主存單元C

一個主存單元和一個通用寄存器D

兩個通用寄存器7當(dāng)前的CPU由（）組成。A

控制器B

控制器、運算器、cacheC

運算器、主存D

控制器、ALU、主存8流水CPU是由一系列叫做“段”的處理部件組成。和具備m個并行部件的CPU相比，一個m段流水CPU的吞吐能力是（）。A

具備同等水平B

不具備同等水平C

小于前者D

大于前者9在集中式總線仲裁中，（）方式響應(yīng)時間最快。A

獨立請求B

計數(shù)器定時查詢C

菊花鏈10CPU中跟蹤指令后繼地址的寄存器是（）。A

地址寄存器B

指令計數(shù)器C程序計數(shù)器D

指令寄存器11從信息流的傳輸速度來看，（）系統(tǒng)工作效率最低。A

單總線B

雙總線C

三總線D

多總線12單級中斷系統(tǒng)中，CPU一旦響應(yīng)中斷，立即關(guān)閉（）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。A

中斷允許B

中斷請求C

中斷屏蔽D

DMA請求13安騰處理機的典型指令格式為（）位。A

32位B

64位C

41位D

48位14下面操作中應(yīng)該由特權(quán)指令完成的是（）。A

設(shè)置定時器的初值B

從用戶模式切換到管理員模式C

開定時器中斷D

關(guān)中斷15下列各項中，不屬于安騰體系結(jié)構(gòu)基本特征的是（）。A超長指令字B顯式并行指令計算C推斷執(zhí)行D超線程二、填空題（每小題2分，共20分）1字符信息是符號數(shù)據(jù)，屬于處理（非數(shù)值）領(lǐng)域的問題，國際上采用的字符系統(tǒng)是七單位的（ASCII）碼。2按IEEE754標(biāo)準(zhǔn)，一個32位浮點數(shù)由符號位S（1位）、階碼E（8位）、尾數(shù)M（23位）三個域組成。其中階碼E的值等于指數(shù)的真值（e

）加上一個固定的偏移值（127

）。3雙端口存儲器和多模塊交叉存儲器屬于并行存儲器結(jié)構(gòu)，其中前者采用（時間）并行技術(shù)，后者采用（空間）并行技術(shù)。4虛擬存儲器分為頁式、（段）式、（段頁）式三種。5安騰指令格式采用5個字段：除了操作碼（OP）字段和推斷字段外，還有3個7位的（地址碼）字段，它們用于指定（寄存器）2個源操作數(shù)和1個目標(biāo)操作數(shù)的地址。6CPU從內(nèi)存取出一條指令并執(zhí)行該指令的時間稱為（指令周期），它常用若干個（CPU周期）來表示。7安騰CPU中的主要寄存器除了128個通用寄存器、128個浮點寄存器、128個應(yīng)用寄存器、1個指令指針寄存器（即程序計數(shù)器）外，還有64個（1位推斷寄存器）和8個（64位分支寄存器）。8衡量總線性能的重要指標(biāo)是（總線帶寬），它定義為總線本身所能達(dá)到的最高傳輸速率，單位是（MB/s

）。9DMA控制器按其結(jié)構(gòu)，分為（選擇型）DMA控制器和（多路型）DMA控制器。前者適用于高速設(shè)備，后者適用于慢速設(shè)備。1064位處理機的兩種典型體系結(jié)構(gòu)是（Intel64體系結(jié)構(gòu)）和（安騰體系結(jié)構(gòu)）。前者保持了與IA-32的完全兼容，后者則是一種全新的體系結(jié)構(gòu)。三、簡答題（每小題8分，共16分）1簡要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲系統(tǒng)的訪問速度？解：1.增加cache，利用空間局部性和時間局部性減少內(nèi)存訪問時間。2.cahe優(yōu)化:多級cache減少確實損失，非阻塞cache，流水化cache訪問。3.采用交叉存儲方式提高內(nèi)存帶寬。4.采用虛擬內(nèi)存機制降低內(nèi)存缺失損失。2一臺機器的指令系統(tǒng)有哪幾類典型指令？列出其名稱。A.數(shù)據(jù)傳送類指令B.算術(shù)運算類指令C.邏輯運算類指令D.程序控制類指令E.輸入輸出類指令F.字符串類指令G.系統(tǒng)控制類指令H.特權(quán)指令四、證明題（10分）求證：[-y]補=-[y]補(mod2n+1)五、設(shè)計題（12分）現(xiàn)給定與門、或門、異或門三種芯片，其中與門、或門的延遲時間為20ms，異或門的延遲時間為60ns。⑴請寫出一位全加器（FA）的真值表和邏輯表達(dá)式，畫出FA的邏輯圖。⑵畫出32位行波進(jìn)位加法器/減法器的邏輯圖。注：畫出最低2位和最高2位（含溢出電路）⑶計算一次加法所用的總時間。真值表：邏輯表達(dá)式：邏輯圖：（2）（n改成32）（3)T=20ms,ta=(2n+9)T=1460ms六、計算題（12分）*計算機的存儲系統(tǒng)由cache、主存和磁盤構(gòu)成。cache的訪問時間為15ns；如果被訪問的單元在主存中但不在cache中，需要用60ns的時間將其裝入cache，然后再進(jìn)行訪問；如果被訪問的單元不在主存中，則需要10ms的時間將其從磁盤中讀入主存，然后再裝入cache中并開始訪問。若cache的命中率為90%，主存的命中率為60%，求該系統(tǒng)中訪問一個字的平均時間。cache直接訪問：t1=15*90%=13.5ns;

在主存中，說明cache沒有直接命中，但主存命中，10%*60%吧，所以時間:t2=10%*60%*(60+15)=4.5ns

在硬盤中，說明cache每名中，主存也沒命中，必定在硬盤里，故概率是10%*40%，所以時間是：t3=10%*40%*（10^7+60+15）ns=400003ns

平均時間:Ta=t1+t2+t3=4000021ns七、計算題（15分）假設(shè)使用100臺多處理機系統(tǒng)獲得加速比80，求原計算機程序中串行部分所占的比例是多少？本科生期末試卷（七）一、選擇題（每小題1分，共15分）1馮·諾依曼機工作的基本方式的特點是（）。A

多指令流單數(shù)據(jù)流B

按地址訪問并順序執(zhí)行指令C

堆棧操作D

存貯器按內(nèi)容選擇地址2在機器數(shù)（）中，零的表示形式是唯一的。A

原碼B

補碼C

移碼D

反碼3在定點二進(jìn)制運算器中，減法運算一般通過（）來實現(xiàn)。A

原碼運算的二進(jìn)制減法器B

補碼運算的二進(jìn)制減法器C

原碼運算的十進(jìn)制加法器D

補碼運算的二進(jìn)制加法器4*計算機字長32位，其存儲容量為256MB，若按單字編址，它的尋址*圍是（）。A

0-64MB

B

0-32MB

C

0-32M

D

0-64M5主存貯器和CPU之間增加cache的目的是（）。A

解決CPU和主存之間的速度匹配問題B

擴大主存貯器容量C

擴大CPU中通用寄存器的數(shù)量D

既擴大主存貯器容量，又?jǐn)U大CPU中通用寄存器的數(shù)量6單地址指令中為了完成兩個數(shù)的算術(shù)運算，除地址碼指明的一個操作數(shù)外，另一個常需采用（）。A

堆棧尋址方式B

立即尋址方式C

隱含尋址方式D

間接尋址方式7同步控制是（）。A

只適用于CPU控制的方式B

只適用于外圍設(shè)備控制的方式C

由統(tǒng)一時序信號控制的方式D

所有指令執(zhí)行時間都相同的方式8描述PCI總線中基本概念不正確的句子是（）。A

PCI總線是一個與處理器無關(guān)的高速外圍設(shè)備B

PCI總線的基本傳輸機制是猝發(fā)式傳送C

PCI設(shè)備一定是主設(shè)備D

系統(tǒng)中只允許有一條PCI總線9CRT的分辨率為1024×1024像素，像素的顏色數(shù)為256，則刷新存儲器的容量為（）。A

512KB

B

1MB

C

256KB

D

2MB10為了便于實現(xiàn)多級中斷，保存現(xiàn)場信息最有效的辦法是采用（）。A

通用寄存器B

堆棧C

存儲器D

外存11特權(quán)指令是由（）執(zhí)行的機器指令。A

中斷程序B

用戶程序C

操作系統(tǒng)核心程序D

I/O程序12虛擬存儲技術(shù)主要解決存儲器的（）問題。A

速度B

擴大存儲容量C

成本D

前三者兼顧13引入多道程序的目的在于（）。A

充分利用CPU，減少等待CPU時間B

提高實時響應(yīng)速度C

有利于代碼共享，減少主輔存信息交換量D

充分利用存儲器1464位雙核安騰處理機采用了（）技術(shù)。A

流水B

時間并行C

資源重復(fù)D

流水+資源重復(fù)15在安騰處理機中，控制推測技術(shù)主要用于解決（）問題。A

中斷服務(wù)B

與取數(shù)指令有關(guān)的控制相關(guān)C

與轉(zhuǎn)移指令有關(guān)的控制相關(guān)D

與存數(shù)指令有關(guān)的控制相關(guān)二、填空題（每小題2分，共20分）1在計算機術(shù)語中，將ALU控制器和（內(nèi)）存儲器合在一起稱為（主機）。2數(shù)的真值變成機器碼可采用原碼表示法，反碼表示法，（補碼）表示法，（移碼）表示法。3廣泛使用的（SRAM）和（DRAM

）都是半導(dǎo)體隨機讀寫存儲器。前者的速度比后者快，但集成度不如后者高。4反映主存速度指標(biāo)的三個術(shù)語是存取時間、（存儲器帶寬）和（存儲周期）。5形成指令地址的方法稱為指令尋址，通常是（順序）尋址，遇到轉(zhuǎn)移指令時（跳躍）尋址。6CPU從（內(nèi)存）取出一條指令并執(zhí)行這條指令的時間和稱為（指令周期）。7RISC指令系統(tǒng)的最大特點是：只有（取數(shù)）指令和（存數(shù)）指令訪問存儲器，其余指令的操作均在寄存器之間進(jìn)行。8微型機的標(biāo)準(zhǔn)總線，從帶寬132MB/S的32位（字長）總線發(fā)展到64位的（指令）總線。9IA-32表示（Intel）公司的（32

）位處理機體系結(jié)構(gòu)。10安騰體系機構(gòu)采用顯示并行指令計算技術(shù)，在指令中設(shè)計了（屬性）字段，用以指明哪些指令可以（并行）執(zhí)行。三、簡答題（每小題8分，共16分）1存儲系統(tǒng)中加入chche存儲器的目的是什么？有哪些地址映射方式，各有什么特點？Cache是一種高速緩沖存儲器，是為了解決CPU和主存之間速度的不匹配。地址映射方式有：A.全相聯(lián)映射方式，這是一種帶全部塊地址一起保存的方法，可使主存的一塊直接拷貝到chche中的任意一行上，非常靈活；B.直接映射方式：優(yōu)點是硬件簡單，成本低，缺點是每個主存塊只有一個固定的行位置可存放；C.組相聯(lián)映射方式:它是前兩者的折衷方案，適度的兼顧了二者的優(yōu)點有盡量避免其缺點，從靈活性、命中率、硬件投資來說較為理想，因而得到了普遍采用2畫出DMA傳送數(shù)據(jù)流程圖。四、分析題（12分）*加法器進(jìn)位鏈小組信號為C4C3C2C1，低位來的進(jìn)位信號為C0，請分別按下述兩種方式寫出C4C3C2C1的邏輯表達(dá)式：①串行進(jìn)位方式②并行進(jìn)位方式解：（1）串行進(jìn)位方式：C1=G1+P1C0其中：G1=A1B1，P1=A1⊕B1

C2=G2+P2C1G2=A2B2，P2=A2⊕B2

C3=G3+P3C2G3=A3B3,P3=A3⊕B3

C4=G4+P4C3G4=A4B4,P4=A4⊕B4

(2)并行進(jìn)位方式：C1=G1+P1C0

C2=G2+P2G1+P2P1C0

C3=G3+P3G2+P3P2G1+P3P2P1C0

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0

其中G1—G4，P1—P4表達(dá)式與串行進(jìn)位方式相同。五、計算題（10分）*計算機系統(tǒng)的內(nèi)存儲器又cache和主存構(gòu)成，cache的存儲周期為30ns，主存的存取周期為150ns。已知在一段給定的時間內(nèi)，CPU共訪問內(nèi)存5000次，其中400次訪問主存。問：①cache的命中率是多少？②CPU訪問內(nèi)存的平均時間是多少納秒？③cache-主存系統(tǒng)的效率是多少？h=Nc/(Nc+Nm)=（5000-400）/5000=0.92，命中率為0.92Ta=hTc+(1-h)Tm=0.92*30+0.08*150=39.6nsr=Tm/Tc=150/30=5;e=1/(r+(1-r)h)=75.8%;e=Tc/Ta=30/39.6=75.8%六、證明題（12分）用定量分析法說明流水處理機比非流水（順序）處理機具有更高的吞吐率。七、設(shè)計題（15分）圖1所示為雙總線結(jié)構(gòu)的機器，IR為指令寄存器，PC為程序計數(shù)器（具有加1功能），M為主存（受R/W*讀寫信號控制），AR為主存地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU內(nèi)+-控制信號決定完成何種操作信號，控制信號G控制的一個門電路。所有箭頭線上的小圈表示控制信號的輸入/輸出點。例如R1i表示寄存器R1的輸入，R1O表示寄存器R1的輸出。未標(biāo)信號的線表示直通，不受控制。①“ADDR2,R0”指令完成(R0)+(R2)→R0的功能操作。畫出其指令周期流程圖。②若將主存M分成數(shù)存和指存兩個存儲器，通用寄存器R0～R3的輸出直接連到*或y暫存器。請修改數(shù)據(jù)通路，畫出“ADDR2，R0”指令的指令周期流程圖。③執(zhí)行同一個ADD指令，第②種情況下機器速度提高多少倍？(1)(2)(3)(6-5)/6=1/6本科生期末試卷（八）一、選擇題（每小題1分，共15分）1下列數(shù)中最小的數(shù)是（）。A

（101001）2B

（52）8C

（101001）BCDD（233）162*DRAM芯片，其存儲容量為512K×8位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（）。A

8，512

B

512，8

C

18，8

D

19，83在下面描述的匯編語言基本概念中，不正確的表述是（）。A

對程序員的訓(xùn)練要求來說，需要硬件知識B

匯編語言對機器的依賴性高C

用匯編語言編寫程序的難度比高級語言小D

匯編語言編寫的程序執(zhí)行速度比高級語言慢4交叉存儲器實質(zhì)上是一種多模塊存儲器，它用（）方式執(zhí)行多個獨立的讀寫操作。A

流水B

資源重復(fù)C

順序D

資源共享5寄存器間接尋址方式中，操作數(shù)在（）。A

通用寄存器B

主存單元C

程序計數(shù)器D

堆棧6機器指令與微指令之間的關(guān)系是（）。A

用若干條微指令實現(xiàn)一條機器指令B

用若干條機器指令實現(xiàn)一條微指令C

用一條微指令實現(xiàn)一條機器指令D

用一條機器指令實現(xiàn)一條微指令7描述多媒體CPU基本概念中，不正確的是（）。A

多媒體CPU是帶有MM*技術(shù)的處理器B

MM*是一種多媒體擴展結(jié)構(gòu)C

MM*指令集是一種多指令流多數(shù)據(jù)流的并行處理指令D

多媒體CPU是以超標(biāo)量結(jié)構(gòu)為基礎(chǔ)的CISC機器8在集中式總線仲裁中，（）方式對電路故障最敏感。A

菊花鏈B

獨立請求C

計數(shù)器定時查詢9流水線中造成控制相關(guān)的原因是執(zhí)行（）指令而引起。A

條件轉(zhuǎn)移B

訪內(nèi)C

算邏D

無條件轉(zhuǎn)移10PCI總線是一個高帶寬且與處理器無關(guān)的標(biāo)準(zhǔn)總線。下面描述中不正確的是（）。A

采用同步定時協(xié)議B

采用分布式仲裁策略C

具有自動配置能力D

適合于低成本的小系統(tǒng)11下面陳述中，不屬于外圍設(shè)備三個基本組成部分的是（）。A

存儲介質(zhì)B

驅(qū)動裝置C

控制電路D

計數(shù)器12中斷處理過程中，（）項是由硬件完成。A

關(guān)中斷B

開中斷C

保存CPU現(xiàn)場D

恢復(fù)CPU現(xiàn)場13IEEE1394是一種高速串行I/O標(biāo)準(zhǔn)接口。以下選項中，（）項不屬于IEEE1394的協(xié)議集。A

業(yè)務(wù)層B

鏈路層C

物理層D

串行總線管理14下面陳述中，（）項屬于存儲管理部件MMU的職能。A

分區(qū)式存儲管理B

交換技術(shù)C

分頁技術(shù)1564位的安騰處理機設(shè)置了四類執(zhí)行單元。下面陳述中，（）項不屬于安騰的執(zhí)行單元。A

浮點執(zhí)行單元B

存儲器執(zhí)行單元C

轉(zhuǎn)移執(zhí)行單元D

定點執(zhí)行單元二、填空題（每小題2分，共20分）1定點32位字長的字，采用2的補碼形式表示時，一個字所能表示的整數(shù)*圍是（-2的-31次方~2的31次方-1）。2IEEE754標(biāo)準(zhǔn)規(guī)定的64位浮點數(shù)格式中，符號位為1位，階碼為11位，尾數(shù)為52位，則它能表示的最大規(guī)格化正數(shù)為（（2—2的-52次方）*2的1023次方）。3浮點加、減法運算的步驟是（0操作數(shù)處理）、（比較階碼大小并完成對階）、（尾數(shù)進(jìn)行加或減操作）、（結(jié)果規(guī)格化）、（舍入處理）。4*計算機字長32位，其存儲容量為64MB，若按字編址，它的存儲系統(tǒng)的地址線至少需要（24）條。5一個組相聯(lián)映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個字，則主存地址共（20）位，其中主存字塊標(biāo)記應(yīng)為（9）位，組地址應(yīng)為（5）位，Cache地址共（13）位。6CPU從主存取出一條指令并執(zhí)行該指令的時間叫（指令周期），它通常包含若干個（CPU周期），而后者又包含若干個（時鐘周期）。7*中斷系統(tǒng)中，每抽取一個輸入數(shù)據(jù)就要中斷CPU一次，中斷處理程序接收取樣的數(shù)據(jù)，并將其保存到主存緩沖區(qū)內(nèi)。該中斷處理需要*秒。另一方面，緩沖區(qū)內(nèi)每存儲N個數(shù)據(jù)，主程序就將其取出進(jìn)行處理，這種處理需要Y秒，因此該系統(tǒng)可以跟蹤到每秒（N/(N*+Y)）次中斷請求。8在計算機系統(tǒng)中，多個系統(tǒng)部件之間信息傳送的公共通路稱為（總線）。就其所傳送信息的性質(zhì)而言，在公共通路上傳送的信息包括（地址）、（數(shù)據(jù)）、（控制）。9在虛存系統(tǒng)中，通常采用頁表保護(hù)、段表保護(hù)和鍵保護(hù)方法實現(xiàn)（存儲區(qū)域）保護(hù)。10安騰體系結(jié)構(gòu)采用推測技術(shù)，利用（數(shù)據(jù)）推測方法和（控制）推測方法提高指令執(zhí)行的并行度。三、簡答題（每小題8分，共16分）1比較水平型微指令與垂直型微指令特點。A．水平型微指令并行操作能力強，效力高，靈活性強，垂直型微指令則較差；B．水平型微指令執(zhí)行一條指令的時間短，垂直型微指令執(zhí)行時間長；C．由水平型微指令解析指令的微程序，有微指令字較長而微程序短的特點，垂直型微指令則相反，微指令字較短而程序長；D．水平型微指令用戶難以掌握，而垂直型微指令與指令比較相似，相對來說，比較容易掌握2簡述安騰處理機的“分支推斷”技術(shù)的基本思想。答：該技術(shù)講傳統(tǒng)的"if-else-then"分支結(jié)構(gòu)轉(zhuǎn)變?yōu)闊o分支的順序/并行代碼，以避免由于錯誤預(yù)測分支而付出代價。當(dāng)處理機能夠確認(rèn)分支的所有的可能的后續(xù)路徑開始并執(zhí)行多段代碼并暫存各段代碼的執(zhí)行結(jié)果，直到處理機確認(rèn)分支轉(zhuǎn)移與否的條件是真是假時，處理機再把應(yīng)該選擇的路徑的指令執(zhí)行結(jié)果保留下來。四、計算題（10分）設(shè)兩個浮點數(shù)N1=2j1×S1,N2=2j2×S2，其中階碼3位（移碼），尾數(shù)4位，數(shù)符1位。設(shè)：j1=(-10)2,S1=(+0.1001)2j2=(+10)2,S2=(+0.1011)2求：N1×N2，寫出運算步驟及結(jié)果，積的尾數(shù)占4位，按原碼陣列乘法器計算步驟求尾數(shù)之積。解：(1)浮點乘法規(guī)則：N1×N2=（2j1×S1）×（2j2×S2）=2（j1+j2）×（S1×S2）(2)碼求和：j1+j2=0(3)尾數(shù)相乘：被乘數(shù)S1=0.1001，令乘數(shù)S2=0.1011，尾數(shù)絕對值相乘得積的絕對值，積的符號位=0⊕0=0。按無符號陣乘法器運算得：N1×N2=20×0.01100011（4）尾數(shù)規(guī)格化、舍入（尾數(shù)四位）N1×N2=（+0.01100011）2=（+0.1100）2×2（-01）2五、分析題（12分）指令流水線有取指（IF）、譯碼（ID）、執(zhí)行（E*）、寫回寄存器堆（WB）四個過程段，共有12條指令連續(xù)輸入此流水線。要求：①畫出流水處理的時空圖，假設(shè)時鐘周期100ns。②求流水線的實際吞吐率（單位時間里執(zhí)行完畢的指令數(shù)）。③求流水CPU的加速比。六、設(shè)計題（15分）CPU的數(shù)據(jù)通路如圖1所示。運算器中R0～R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲器，I-cache為指令存儲器，PC為程序計數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號均為微操作控制信號（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。機器指令“JMP（R3）”實現(xiàn)的功能是：將寄存器（R3）的內(nèi)容2008送到程序計數(shù)器PC，下一條指令將從指存2008號單元讀出執(zhí)行。JMP是無條件轉(zhuǎn)移指令。畫出JMP指令周期流程圖，并在CPU周期外標(biāo)出所需的微操作控制信號。（一個CPU周期含T1～T4四個時鐘信號，打入寄存器信號必須注明時鐘序號）解：七、分析題（12分）一臺單處理機采用串行程序?qū)崿F(xiàn)A1+A2+A3+A4+A5+A6+A7+A8各矩陣（均為n×n）的累加求和運算。請畫出一種計算任務(wù)優(yōu)化算法圖。若用4臺多處理機系統(tǒng)實現(xiàn)上述矩陣的求和運算，請畫出計算任務(wù)優(yōu)化算法圖。本科生期末試卷（九）一、選擇題（每小題1分，共15分）1運算器的核心功能部件是（）。A

數(shù)據(jù)總線B

ALU

C

狀態(tài)條件寄存器D

通用寄存器2*單片機字長32位，其存儲容量為4MB。若按字編址，它的尋址*圍是（）。A

1MB

4MB

C

4M

D

1MB3*SRAM芯片，其容量為1M×8位，除電源和接地端外，控制端有E和R/W*，該芯片的管腳引出線數(shù)目是（）。A

20

B

28

C

30

D

324雙端口存儲器所以能進(jìn)行高速讀/寫操作，是因為采用（）。A

高速芯片B

新型器件C

流水技術(shù)D兩套相互獨立的讀寫電路5單地址指令中為了完成兩個數(shù)的算術(shù)運算，除地址碼指明的一個操作數(shù)以外，另一個數(shù)常需采用（）。A堆棧尋址方式B立即尋址方式C隱含尋址方式D間接尋址方式6為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（）。A

用程序計數(shù)器PC來產(chǎn)生后繼微指令地址B

用微程序計數(shù)器μPC來產(chǎn)生后繼微指令地址C

通過微指令順序控制字段由設(shè)計者指定或由設(shè)計者指定的判別字段控制產(chǎn)生后繼微指令地址D

通過指令中指定一個專門字段來控制產(chǎn)生后繼微指令地址7微程序控制器中，機器指令與微指令的關(guān)系是（）。A

每一條機器指令由一條微指令來執(zhí)行B

每一條機器指令由一段用微指令編成的微程序來解釋執(zhí)行C

一段機器指令組成的程序可由一條微指令來執(zhí)行D

一條微指令由若干條機器指令組成8CPU中跟蹤指令后繼地址的寄存器是（）。A

地址寄存器B程序計數(shù)器C指令寄存器D通用寄存器9*寄存器中的數(shù)值為指令碼，只有CPU的（）才能識別它。A

指令譯碼器B

判斷程序C

微指令D

時序信號10為實現(xiàn)多級中斷，保存現(xiàn)場信息最有效的方法是采用（）。A

通用寄存器B

堆棧C

主存D

外存11采用DMA方式傳送數(shù)據(jù)時，每傳送一個數(shù)據(jù)，就要占用一個（）的時間。A

指令周期B

機器周期C

存儲周期D

總線周期12將IEEE1394串行標(biāo)準(zhǔn)接口與SCSI并行標(biāo)準(zhǔn)接口進(jìn)行比較，指出下面陳述中不正確的項是（）。A

前者數(shù)據(jù)傳輸率高B

前者數(shù)據(jù)傳送的實時性好C

前者使用6芯電纜，體積小D

前者不具有熱插拔能力13下面陳述中，不屬于虛存機制要解決的問題項是（）。A

調(diào)度問題B

地址映射問題C

替換與更新問題D

擴大物理主存的存儲容量和字長14進(jìn)程從運行狀態(tài)轉(zhuǎn)入就緒狀態(tài)的可能原因是（）。A

被選中占有處理機時間B

等待*一事件發(fā)生C

等待的事件已發(fā)生D

時間片已用完15安騰處理機的一組指令中，可以并行執(zhí)行的指令是（）。A

Id8

r1=[r3]

B

add

r6=r8,r9C

SUB

r3=r1,r4

D

add

r5=r3,r7二、填空題（每小題2分，共20分）1計算機系統(tǒng)的層次結(jié)構(gòu)從下至上可分為五級，即微程序設(shè)計級（或邏輯電路級）、一般機器級、操作系統(tǒng)級、（匯編語言）級、（高級語言）級。2十進(jìn)制數(shù)在計算機內(nèi)有兩種表示形式：（字符串）形式和（壓縮的是十進(jìn)制數(shù)）形式。前者主要用在非數(shù)值計算的應(yīng)用領(lǐng)域，后者用于直接完成十進(jìn)制數(shù)的算術(shù)運算。3一個定點數(shù)由符號位和數(shù)值域兩部分組成。按小數(shù)點位置不同，定點數(shù)有（純小數(shù)）和（純整數(shù)）兩種表示方法。4對存儲器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計算機采用多級存儲體系結(jié)構(gòu)，即（cache

）、（主存）、（外存）。5高級的DRAM芯片增強了基本DRAM的功能，存取周期縮短至20ns以下。舉出三種高級DRAM芯片，它們是（FPM-DRAM）、（CDRAM

）、（SDRAM

）。6一個較完善的指令系統(tǒng)，應(yīng)當(dāng)有（數(shù)據(jù)處理）、（數(shù)據(jù)存儲）、（數(shù)據(jù)傳輸）、（程序控制）四大類指令。7機器指令對四種類型的數(shù)據(jù)進(jìn)行操作。這四種數(shù)據(jù)類型包括（字符）型數(shù)據(jù)、（數(shù)值）型數(shù)據(jù)、（邏輯）型數(shù)據(jù)、（控制）型數(shù)據(jù)。8CPU中保存當(dāng)前正在執(zhí)行的指令的寄存器是（指令寄存器），指示下一條指令地址的寄存器是（程序計數(shù)器），保存算術(shù)邏輯運算結(jié)果的寄存器是（通用寄存器）和（數(shù)據(jù)緩沖寄存器）。9虛存系統(tǒng)中，通常采用頁表保護(hù)、段表保護(hù)和鍵保護(hù)以實現(xiàn)（存儲區(qū)域）保護(hù)。10安騰體系結(jié)構(gòu)采用分支推斷技術(shù)，將傳統(tǒng)的（ifthenelse）分支結(jié)構(gòu)轉(zhuǎn)變?yōu)闊o分支的（順序/并行）代碼，避免了錯誤預(yù)測分支而付出的代價。三、簡答題（每小題8分，共16分）1為什么在計算機系統(tǒng)中引入DMA方式來交換數(shù)據(jù)？若使用總線周期挪用方式，DMA控制器占用總線進(jìn)行數(shù)據(jù)交換期間，CPU處于何種狀態(tài)？為了減輕cpu對I/O操作的控制，使得cpu的效率有了提高?？赡苡龅絻煞N情況：一種是此時CPU不需要訪內(nèi)，如CPU正在執(zhí)行乘法命令；另一種情況是，I/O設(shè)備訪內(nèi)優(yōu)先，因為I/O訪內(nèi)有時間要求，前一個I/O數(shù)據(jù)必須在下一個訪內(nèi)請求到來之前存取完畢。2簡述磁表面存儲器的讀/寫原理。在磁表面存儲器中，利用一種稱為“磁頭”的裝置來形成和判別磁層中的不同磁化狀態(tài)。寫入時，利用磁頭使載磁體（盤片）具有不同的磁化狀態(tài)，而在讀出時又利用磁頭來判別這些不同的磁化狀態(tài)。四、設(shè)計題（12分）設(shè)A=anan-1…a1a0是已知的(n+1)位的二進(jìn)制原碼，其中最高位為符號位，畫出原碼轉(zhuǎn)換為補碼的邏輯電路圖（只畫出最低4位）。五、計算題（10分）已知cache存儲周期40ns，主存存儲周期200ns，cache/主存系統(tǒng)平均訪問時間為50ns，求cache的命中率是多少？解：Ta=h*Tc+(1-h)*Tm得50=40h+200(1-h),則h=94%六、分析題（12分）已知浮點加法流水線由階碼比較、對階、尾數(shù)相加、規(guī)格化四個流水段組成，每段所需的時間（包括緩沖寄存器時間）分別為30ns、25ns、55ns、50ns。請畫出該流水線的時空圖，并計算加速比。七、設(shè)計題（15分）圖1所示為傳送（MOV，OP碼IR0IR100）、加法（ADD，OP碼IR0IR101）、取反（，OP碼IR0IR110）、十進(jìn)制加法（ADT，OP碼IR0IR111）四條指令的微程序流程圖，每一框表示一個CPU周期。其中r