基于FPGA 和 SoC創(chuàng)建時序和布局約束以及其使用

基于FPGA和SoC創(chuàng)建時序和布局約束以及其使用時序和布局約束是實(shí)現(xiàn)設(shè)計(jì)要求的關(guān)鍵因素。本文是介紹其使用方法的入門讀物。完成RTL設(shè)計(jì)只是FPGA設(shè)計(jì)量產(chǎn)準(zhǔn)備工作中的一部分。接下來的挑戰(zhàn)是確保設(shè)計(jì)滿足芯片內(nèi)的時序和性能要求。為此，您經(jīng)常需要定義時序和布局約束。我們了解一下在基于賽靈思FPGA和SoC設(shè)計(jì)系統(tǒng)時如何創(chuàng)建和使用這兩種約束。時序約束

最基本的時序約束定義了系統(tǒng)時鐘的工作頻率。然而，更高級的約束能建立時鐘路徑之間的關(guān)系。工程師利用這類約束確定是否有必要對路徑進(jìn)行分析，或者在時鐘路徑之間不存在有效的時序關(guān)系時忽視路徑。默認(rèn)情況下，賽靈思的Vivado?設(shè)計(jì)套件會分析所有關(guān)系。然而，并非設(shè)計(jì)中的所有時鐘之間都有可以準(zhǔn)確分析的時序關(guān)系。例如當(dāng)時鐘是異步的，就無法準(zhǔn)確確定它們的相位，如圖1所示。

圖1–時鐘域CLK1和CLK2相互之間異步。您可通過在約束文件中聲明時鐘組來管理時鐘路徑之間的關(guān)系。當(dāng)聲明時鐘組時，Vivado工具不會對組內(nèi)定義的時鐘之間的任何方向執(zhí)行時序分析。為了有助于生成時序約束，Vivado工具將時鐘定義為三種類型：同步、異步或不可擴(kuò)展。

?同步時鐘具有可預(yù)測的時序/相位關(guān)系。通常主時鐘及其衍生時鐘符合這種特性，因?yàn)樗鼈兙哂泄驳母鹪春椭芷凇?/p>

?異步時鐘之間不具備可預(yù)測的時序/相位關(guān)系。通常不同的主時鐘（及其衍生時鐘)符合這種特性。異步時鐘有不同的起源。

?如果超過1,000個周期后，仍無法確定公共周期，那么兩個時鐘就是不可擴(kuò)展的。如果是這種情況，將使用1,000個周期內(nèi)的最差建立時間關(guān)系。不過，無法保證這就是實(shí)際的最差情況。使用Vivado生成的時鐘報(bào)告來確定您所處理的時鐘是哪種類型。該報(bào)告可幫助您識別異步和不可擴(kuò)展時鐘。聲明多周期路徑能實(shí)現(xiàn)更合適而且要求放松的時序分析，從而讓時序引擎集中處理其它更關(guān)鍵的路徑。識別出這些時鐘后，您就可利用“setclockgroup”約束禁止它們之間的時序分析。Vivado套件使用的是賽靈思設(shè)計(jì)約束(XDC)，其基于廣泛使用的Tcl約束格式的Synopsys設(shè)計(jì)約束(SDC)。通過XDC約束，您可使用以下命令定義時鐘組：

set_clock_groups-name-logically_exclusive-physically_exclusive-asynchronous-group-name是為組賦予的名稱。-group選項(xiàng)是定義組成員（即沒有時序關(guān)系的時鐘）的位置。當(dāng)有多個用來驅(qū)動時鐘樹的時鐘源可供選擇，包括BUFGMUX和BUFGCTL，應(yīng)使用logically和physicallyexclusive選項(xiàng)。從而，這些時鐘不能同時出現(xiàn)在時鐘樹上。所以，我們不希望Vivado分析這些時鐘之間的關(guān)系，因?yàn)樗鼈兪腔コ獾摹Ｗ詈?，–asynchronous約束可用來定義異步時鐘路徑。建立時序關(guān)系的最后一個方面是考慮時鐘的非理想關(guān)系，尤其是抖動。您需要考慮兩種形式的抖動：輸入抖動和系統(tǒng)抖動。輸入抖動出現(xiàn)在主時鐘輸入上，體現(xiàn)了實(shí)際跳變出現(xiàn)時間與理想條件下跳變出現(xiàn)時間之間的差異。系統(tǒng)抖動源自設(shè)計(jì)中存在的噪聲。您可以使用set_input_jitter約束來定義每個主輸入時鐘的抖動。同時，使用set_system_jitter約束為整個設(shè)計(jì)(所有時鐘)設(shè)定系統(tǒng)抖動。時序例外

當(dāng)有時序例外時，您還必須關(guān)注已定義的時鐘組內(nèi)發(fā)生了什么。然而，什么是時序例外呢？一種常見的時序例外是只有每隔一個時鐘周期所采樣的結(jié)果。另一種情況是將數(shù)據(jù)從慢時鐘傳輸?shù)礁斓臅r鐘（或相反)，其中兩個時鐘都是同步的。事實(shí)上，這兩種時序例外一般被稱為多周期路徑，如圖2所示。

圖2–多周期路徑是一種時序例外的例子。為這些路徑聲明多周期路徑能實(shí)現(xiàn)更合適而且要求放松的時序分析，從而讓時序引擎集中處理其它更關(guān)鍵的路徑。最后的益處是能夠提高結(jié)果質(zhì)量。您可以在XDC文件中使用以下XDC命令聲明多周期路徑：

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