異步FIFO原理及使用

異步FIFO原理及使用可以先配合異步FIFO基礎知識食用Part.1第一塊BinaryLogic：判斷二進制Pointer什么時候+1，生成ptr_bin_next信號assignwptr_bin_next=wptr_bin+(winc&(!wfull));Part.2第二塊GrayLogic：由BinaryPointer生成GaryPointer，其實這里根據(jù)經(jīng)典AFIFO論文[1]里應該是用新的wptr_bin_next生成wptr_gray_next，這樣wptr_bin和wptr_gray可以同步更新。（這里為了Pass?？途W(wǎng)的測試案例，需要將wptr_bin_next改為wptr_bin生成，這樣格雷碼指針會比二進制指針慢一拍）assignwptr_gray_next=wptr_bin_next^(wptr_bin_next>>1);新態(tài)邏輯寫完后賦值給Reg變量{wptr_bin,wptr_gray}<={wptr_bin_next,wptr_gray_next};Part.3第三塊EmptyLogic：將wptr_gray在read時鐘域打2拍，做空判斷assignrempty=

rptr_gray==wptr_gray_rr2;Part.4第四塊FullLogic：將rptr_gray在write時鐘域打2拍，做滿判斷assignwfull=wptr_gray=={~rptr_gray_wr2[ADDR_WIDTH:ADDR_WIDTH-1],rptr_gray_wr2[ADDR_WIDTH-2:0]};Part.5第五塊FullLogic：例化RAM，addr為ptr_bin次高位到最低位最后添加一點點細節(jié)，形成完整代碼`timescale1ns/1ns/***************************************RAM*****************************************/moduledual_port_RAM#(parameterDEPTH=16,parameterWIDTH=8)(inputwclk,inputwenc,input[$clog2(DEPTH)-1:0]waddr//深度對2取對數(shù)，得到地址的位寬。,input[WIDTH-1:0]wdata//數(shù)據(jù)寫入,inputrclk,inputrenc,input[$clog2(DEPTH)-1:0]raddr//深度對2取對數(shù)，得到地址的位寬。,outputreg[WIDTH-1:0]rdata//數(shù)據(jù)輸出);reg[WIDTH-1:0]RAM_MEM[0:DEPTH-1];always@(posedgewclk)beginif(wenc)RAM_MEM[waddr]<=wdata;endalways@(posedgerclk)beginif(renc)rdata<=RAM_MEM[raddr];endendmodule/***************************************AFIFO*****************************************/moduleasyn_fifo#(parameterWIDTH=8,parameterDEPTH=16)(inputwclk,inputrclk,inputwrstn,inputrrstn,inputwinc,inputrinc,input[WIDTH-1:0]wdata,outputwirewfull,outputwirerempty,outputwire[WIDTH-1:0]rdata);parameterADDR_WIDTH=$clog2(DEPTH);/***************************************BinLogic*****************************************/reg[ADDR_WIDTH:0]wptr_bin;reg[ADDR_WIDTH:0]rptr_bin;wire[ADDR_WIDTH:0]wptr_bin_next;wire[ADDR_WIDTH:0]rptr_bin_next;assignwptr_bin_next=wptr_bin+(winc&(!wfull));assignrptr_bin_next=rptr_bin+(rinc&(!rempty));/***************************************GrayLogic*****************************************/reg[ADDR_WIDTH:0]wptr_gray;reg[ADDR_WIDTH:0]rptr_gray;wire[ADDR_WIDTH:0]wptr_gray_next;wire[ADDR_WIDTH:0]rptr_gray_next;assignwptr_gray_next=wptr_bin_next^(wptr_bin_next>>1);assignrptr_gray_next=rptr_bin_next^(rptr_bin_next>>1);always@(posedgewclkornegedgewrstn)beginif(!wrstn)begin{wptr_bin,wptr_gray}<='d0;endelse{wptr_bin,wptr_gray}<={wptr_bin_next,wptr_gray_next};endalways@(posedgerclkornegedgerrstn)beginif(!rrstn)begin{rptr_bin,rptr_gray}<='d0;endelse{rptr_bin,rptr_gray}<={rptr_bin_next,rptr_gray_next};end/***************************************FullLogic*****************************************/reg[ADDR_WIDTH:0]rptr_gray_wr,rptr_gray_wr2;always@(posedgewclkornegedgewrstn)beginif(!wrstn)begin{rptr_gray_wr,rptr_gray_wr2}<='d0;endelse{rptr_gray_wr2,rptr_gray_wr}<={rptr_gray_wr,rptr_gray};endassignwfull=wptr_gray=={~rptr_gray_wr2[ADDR_WIDTH:ADDR_WIDTH-1],rptr_gray_wr2[ADDR_WIDTH-2:0]};/***************************************EmptyLogic*****************************************/reg[ADDR_WIDTH:0]wptr_gray_rr,wptr_gray_rr2;always@(posedgerclkornegedgerrstn)beginif(!rrstn)begin{wptr_gray_rr2,wptr_gray_rr}<='d0;endelse{wptr_gray_rr2,wptr_gray_rr}<={wptr_gray_rr,wptr_gray};endassignrempty=rptr_gray==wptr_gray_rr2;/***************************************DualRAM*****************************************/wirewenc,renc;wire[ADDR_WIDTH-1:0]raddr,waddr;assignwenc=winc&!wfull;assignrenc=rinc&!rempty;assignraddr=rptr_bin[ADDR_WIDTH-1:0];assignwaddr=wptr_bin[ADDR_WIDTH-1:0];dual_port_RAM#(.DEPTH(DEPTH),.WIDTH(WIDTH))u_dual_port_RAM(.wclk(wclk),.rclk(rclk),.wenc(wenc),.renc(renc),