用XC9572實現(xiàn)HDB3編解碼設計

用XC9572實現(xiàn)HDB3編解碼設計摘要：介紹了HDB3編解碼的原理和方法，給出了用CPLD（ComplexProgrammableLogicDevice）實現(xiàn)E1信號HDB3編解碼的方法，同時給出了它的實現(xiàn)原理圖，最后給出了XILINX的XC9500系列可編程邏輯器件的開發(fā)流程。關鍵詞：復雜可編程邏輯電路；三階高密度碼；極性交替反轉(zhuǎn)碼；在系統(tǒng)編程１ＸＣ９５７２器件介紹ＸＣ９５７２是ＸＩＬＩＮＸ公司生產(chǎn)的一款高性能可編程邏輯器件。它內(nèi)含４個３６Ｖ１８功能塊，并具有１６００個可用系統(tǒng)門。其系統(tǒng)結構如圖１所示。從結構上看，ＸＣ９５７２包含三種單元，即宏單元、可編程Ｉ／Ｏ單元和可編程內(nèi)部連線。其主要特點如下：●所有可編程管腳間的腳對腳延時均為５ｎｓ；●系統(tǒng)的時鐘速度可達到１２５ＭＨｚ；●具有７２個宏單元和１６００個可用系統(tǒng)門；●可編程次數(shù)為１００００次；●可采用５Ｖ在線編程和擦除；●擁有強大的管腳鎖定能力；●每個宏單元都具有可編程低功耗模式；●未用的管腳有編程接地能力；●提供有編程保密位，可對設計提供加密保護以防止非法讀取；●外部Ｉ／Ｏ引腳與３．３Ｖ和５Ｖ兼容。

２ＨＤＢ３的編解碼及實現(xiàn)原理ＨＤＢ３碼（三階高密度雙極性碼）是基帶電信設備之間進行基帶傳輸?shù)闹饕a型之一。它的主要特點是易于提取時鐘、不受直流特性影響、具有自檢能力、連令串小于３個等。Ｅ１信號是我國和歐洲國家電信傳輸網(wǎng)一次群使用的傳輸系統(tǒng)。Ｅ１信號由３２個６４ｋｂｐｓ的ＰＣＭ話路經(jīng)過時分復用形成。ＣＣＩＴＴ建議Ｇ．７０３標準詳細規(guī)定了ＨＤＢ３碼用于Ｅ１信號的標準。用ＸＣ９５７２實現(xiàn)Ｅ１信號的ＨＤＢ３編解碼電路比較簡單，而且無需可調(diào)整外圍電路。本設計使用了ＰＣ４４封裝形式的ＸＣ９５７２可編程邏輯器件共有３０個可編程ＩＯ引腳、６個電源引腳和４個ＪＴＡＧ引腳。整個設計使用了ＸＣ９５７２器件８０％的容量。圖２所示是其實現(xiàn)電路圖。ＨＤＢ３碼是ＡＭＩ（ＡｌｔｅｒｎａｔｅＭａｒｋＩｎｖｅｒｓｉｏｎ）碼的改進型。ＡＭＩ碼是用交替極性的脈沖表示碼元“１”，用無脈沖表示碼元“０”。為了防止電路長時間出現(xiàn)無脈沖狀態(tài)，ＨＤＢ３碼的編碼規(guī)則是：當沒有４個或４個連續(xù)的“０”碼時，就按ＡＭＩ碼規(guī)則編碼；當出現(xiàn)４個或４個連續(xù)的“０”碼時，每４個連續(xù)“０”的第一個“０”的變化應視它前面相鄰的“１”的情況而定，如果它的前一個“１”的極性與前一個破壞點的極性相反而本身就是破壞點，則４個連續(xù)的“０”的第一個仍保持“０”；如果它的前一個“１”的極性與前一個破壞點的極性相同而本身就是破壞點，則第一個“０”改為“１”。這一規(guī)則保證了相繼破壞點具有交替的極性，因而不會引入直流成分。４個連續(xù)“０”的第２，３個總是“０”。４個連續(xù)的“０“的第４個改為“１”，而極性與它前一個“１”的極性相同（破壞點極性交替規(guī)則）。在接收端，如果相繼接收到兩個極性相同的“１”?它的前面有３個連續(xù)的“０”?則將后一個“１”改為“０”?如果它的前面有２個連續(xù)的“０”，則將前后兩個“１”改為“０”，這樣就恢復了原來的數(shù)據(jù)信號。下面是一個ＨＤＢ３碼的例子：其中：Ｖ代表破壞點，＋Ｖ表示＋１，－Ｖ表示－１，＋Ｂ表示＋１，－Ｂ表示－１。

圖2HDB3編解碼電原理圖

在根據(jù)上述原理實現(xiàn)ＨＤＢ３編解碼的圖２電路中，ＢＮＣ１插頭送來的ＨＤＢ３信號經(jīng)變壓器Ｔ１、Ｕ４及外圍器件組成的單雙變換電路后將轉(zhuǎn)換成兩路單極性碼并送給可編程邏輯電路?ＸＣ９５７２?Ｕ５的４３、４４腳，然后經(jīng)過可編程邏輯電路內(nèi)部解碼后，從可編程邏輯電路?ＸＣ９５７２?Ｕ５的２４、２５腳輸出數(shù)據(jù)和時鐘。從Ｕ５的２６、２７引腳輸入的數(shù)據(jù)和時鐘經(jīng)其內(nèi)部編碼后，將從其２和８腳輸出，而后再經(jīng)過Ｕ３以及外圍器件和變壓器Ｔ１組成的單雙變換電路形成ＨＤＢ３碼，并從ＢＮＣ２插頭輸出。

３ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ開發(fā)工具ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ是開發(fā)ＸＩＬＩＮＸ公司可編程邏輯產(chǎn)品（包括ＣＰＬＤ和ＦＰＧＡ系列）的軟件工具包。利用ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ提供的設計環(huán)境和設計工具，可以靈活高效地完成各種數(shù)字電路設計。在ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ的設計環(huán)境下，對ＣＰＬＤ和ＦＰＧＡ進行設計的過程如下：（１）ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ的設計輸入有圖形輸入和文本輸入兩種方式。此外，符號編輯器用于編輯用戶的模塊符號。在本系統(tǒng)中，筆者使用ＶｅｒｉｌｏｇＨＤＬ語言作為文本輸入方式。（２）設計實現(xiàn)是在ＦＰＧＡ或ＣＰＬＤ器件內(nèi)物理地實現(xiàn)所需的邏輯。這個過程由ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ中的核心部分編譯器完成。它可依據(jù)設計輸入文件自動生成?主要用于器件編程、波形仿真、延時分析等所需的數(shù)據(jù)文件。（３）設計仿真是由仿真器和時延分析器利用編譯器產(chǎn)生的數(shù)據(jù)文件來自動完成邏輯功能仿真和延時特性仿真（時序仿真）的。通過仿真可以發(fā)現(xiàn)設計中的錯誤與不足，以便對設計進行修改和完善，使其最終達到設計要求。（４）仿真結果正確以后，即可進行器件編程。即通過編程器（Ｐｒｏｇｒａｍｍｅｒ）將設計文件下載到ＦＰＧＡ芯片中。以在實際芯片中進行實際信號的時序驗證?同時就芯片的實際運行性能進行系統(tǒng)測試。４ＨＤＢ３的ＣＰＬＤ實現(xiàn)及仿真結果用ＸＣ９５７２實現(xiàn)ＨＤＢ３編解碼設計主要由編碼、時鐘提取和譯碼三部分組成。其中編碼部分是根據(jù)ＨＤＢ３編碼原理把二進制碼的時鐘和數(shù)據(jù)信號編碼成兩路單極性的ＨＤＢ３碼輸出。其編碼原理框圖如圖３所示。時鐘提取是譯碼的關鍵部分，原理是３２．７６８ＭＨｚ時鐘提取兩路ＨＤＢ３單極性碼的上升沿，并形成寬度２倍于３２．７６８ＭＨｚ時鐘周期寬度的脈沖，然后用此脈沖復位３２．７６８ＭＨｚ時鐘的１６Ｂｉｔ計數(shù)器，最后根據(jù)１６Ｂｉｔ計數(shù)器的結果產(chǎn)生２．０４８ＭＨｚ時鐘。譯碼部分比較簡單。它根據(jù)ＨＤＢ３碼的特點首先檢測出極性破壞點，即找出４連零碼中添加Ｖ碼的位置（破壞點位置），其次去掉添加的Ｖ碼，最后去掉４連零碼中添加的Ｂ碼以將其還原成單極性不歸零碼。譯碼原理框圖如圖４所示。ＨＤＢ３編解碼的ＣＰＬＤ設計可采用上面介紹的ＦＯＵＮＤＡＴＩＯＮＩＳＥ４．２Ｉ開發(fā)工具來實現(xiàn)。設計輸入采用ＶｅｒｉｌｏｇＨＤＬ語言完成。設計分為三個模塊：時鐘模塊、編碼模塊、譯碼模塊。限于篇幅，本文未給出時鐘模塊、編碼模塊及譯碼模塊的源代碼。有需要者，可和作者聯(lián)系。

５結束語本文介紹的