DSP設計的電磁兼容解決問題

DSP設計的電磁兼容解決問題

DSP是一個相當復雜、種類繁多并有許多分系統(tǒng)的數(shù)、模混合系統(tǒng)，所以來自外部的電磁輻射以及內部元器件之間、分系統(tǒng)之間和各傳輸通道間的竄擾對DSP及其數(shù)據(jù)信息所產生的干擾，己嚴重地威脅著其工作的穩(wěn)定性、可靠性和安全性[1]。據(jù)統(tǒng)計，干擾引起的DSP事故占其總事故的90%左右。同時DSP又不可避免地向外輻射電磁波，對環(huán)境中的人體、設備產生干擾、妨礙或損傷。并且隨著DSP運算速度的提高，能夠實時處理的信號帶寬也大大增加，它的研究重點也轉到了高速、實時應用方面。但正是這樣，它的電磁兼容性問題也就越來越突出了，本文在DSP的電磁兼容性問題方面進行了一些探討。

2DSP硬件方面的電磁兼容性

電磁兼容性（EMC）包含系統(tǒng)的發(fā)射和敏感度兩方面的問題。假若干擾不能完全消除，也要使干擾減少到最小。如果一個DSP系統(tǒng)符合下面三個條件，則該系統(tǒng)是電磁兼容的。(1)對其它系統(tǒng)不產生干擾；(2)對其它系統(tǒng)的發(fā)射不敏感；(3)對系統(tǒng)本身不產生干擾。

2.1DSP中的干擾主要來源

電磁干擾是通過導體或通過輻射產生的，很多電磁發(fā)射源，如光照、繼電器、DC電機和日光燈都可引起干擾。AC電源線、互連電纜、金屬電纜和子系統(tǒng)的內部電路也都可能產生輻射或接收到不希望的信號。在高速數(shù)字電路中，時鐘電路通常是寬帶噪聲的最大產生源。在快速DSP系統(tǒng)中，這些電路可產生高達300MHz的諧波失真信號，在系統(tǒng)中應該把它們除掉。在數(shù)字電路中，最容易受影響的是復位線、中斷線和控制線。

2.2DSP中的傳導性干擾

一種最明顯能引起電路噪聲的傳播路徑是經(jīng)過導體。一條穿過噪聲環(huán)境的導線可撿拾噪聲，并把噪聲送到另外電路而引起干擾。設計人員必須避免導線撿拾噪聲，如噪聲通過電源線進入電路后，若電源本身或連接到電源的其它電路是干擾源，則在電源線進入電路之前必須對其去耦。

2.3DSP中的共阻抗耦合問題

當來自兩個不同電路的電流流經(jīng)一個公共阻抗時就會產生共阻抗耦合。阻抗上的壓降由兩個電路決定。來自兩個電路的地電流流經(jīng)共地阻抗，電路1的地電位被地電流2調制，噪聲信號或DC補償經(jīng)共地阻抗從電路2耦合到電路1。

2.4DSP中的輻射耦合問題

經(jīng)輻射產生的耦合通稱串擾。串擾是由電流流經(jīng)導體時產生的電磁場引起的，電磁場會在鄰近的導體中感應出瞬態(tài)電流。

2.5DSP中的輻射現(xiàn)象

輻射有兩種基本類型：差分（DM）和共模（CM）兩種模式。共模輻射或單極天線輻射是由無意的壓降引起的，它使電路中所有的地連接抬高到系統(tǒng)地電位之上。就電場大小而言，CM輻射是比DM輻射更為嚴重的問題。為使CM輻射最小，必須用切合實際的設計使共模電流降到零。

2.6影響EMC的因數(shù)

（1）電壓：電源電壓越高，意味著電壓振幅越大而發(fā)射就更多，而低電源電壓影響敏感度。

（2）頻率：高頻信號與周期性信號會產生更多的輻射。在高頻數(shù)字系統(tǒng)中，當器件處于開關狀態(tài)時將產生電流尖峰信號；在模擬系統(tǒng)中，當負載電流變化時也將產生電流尖峰信號。

（3）接地：在電路設計中，沒有比采用可靠和完美的地線連接方式更重要的事情了，在所有EMC問題中，大部分問題是由不適當?shù)慕拥匾鸬?。有單點、多點和混合三種信號接地方法。在頻率低于1MHz時可采用單點接地方法；在高頻應用中，最好采用多點接地；混合接地是低頻用單點接地和高頻用多點接地方法的結合。但高頻數(shù)字電路和低電平模擬電路的地回路絕對不能混合。

（4）PCB設計：適當?shù)挠∷㈦娐钒澹≒CB）布線對防止電磁干擾至關重要。

（5）電源去耦：當器件開關時，在電源線上會產生瞬態(tài)電流，必須衰減和濾掉這些瞬態(tài)電流，來自高di/dt源的瞬態(tài)電流導致地和線跡“發(fā)射”電壓。高di/dt產生大范圍高頻電流，激勵部件和纜線輻射，流經(jīng)導線的電流變化和電感會導致壓降，減小電感或電流隨時間的變化可使該壓降最小。

2.7DSP的硬件降噪技術

2.7.1板結構、線路安排方面的降噪技術

（1）采用地和電源平板；（2）平板面積要大，以便為電源去耦提供低阻抗；（3）使表面導體最少；（4）采用窄線條（4到8密耳）以增加高頻阻尼和降低電容耦合；（5）分開數(shù)字、模擬、接收器、發(fā)送器地/電源線；（6）根據(jù)頻率和類型分隔PCB上的電路；（7）不要切痕PCB，切痕附近的線跡可能導致不希望的環(huán)路；（8）采用疊層結構是對大多數(shù)信號整體性問題和EMC問題的最好防范措施，它能夠做到對阻抗的有效控制，其內部的走線可形成易懂和可預測的傳輸線結構。且要密封電源和地板層之間的線跡；（9）保持相鄰激勵線跡之間的間距大于線跡的寬度以使串擾最小；（10）時鐘信號環(huán)路面積應盡量??；（11）高速線路和時鐘信號線要短且要直接連接；（12）敏感的線跡不要與傳輸高電流快速開關轉換信號的線跡并行；（13）不要有浮空數(shù)字輸入，以防止不必要的開關轉換和噪聲產生；（14）避免在晶振和其它固有噪聲電路下面有供電線跡；（15）相應的電源、地、信號和回路線跡要平行布景，以消除噪聲；（16）使時鐘線、總線和片使能端與輸入/輸出線和連接器分隔開來；（17）使路線時鐘信號與I/O信號處于正交位置；（18）為使串擾最小，線跡用直角交叉和散置地線；（19）保護關鍵線跡（用4密耳到8密耳線跡以使電感最小，路線緊靠地板層，板層之間夾層結構，保護夾層的每一邊都有地）。

2.7.2采用濾波技術降噪方法

（1）對電源線和所有進入PCB的信號進行濾波，在IC的每一個點引腳處用高頻低電感陶瓷電容（14MHz用0.1mF，超過15MHz用0.01mF）進行去耦；（2）旁路模擬電路的所有電源供電和基準電壓引腳；（3）旁路快速開關器件；（4）在器件引線處對電源/地去耦；（5）用多級濾波來衰減多頻段電源噪聲；（6）把晶振安裝嵌入到板上并且接地；（7）在適當?shù)牡胤郊悠帘?；?）安排鄰近地線緊靠信號線，以便更有效地阻止出現(xiàn)新的電場；（9）把去耦線驅動器和接收器適當?shù)胤胖迷诰o靠實際的I/O接口處，這可降低PCB與其它電路的耦合，并使輻射和敏感度降低；（10）對有干擾的引線進行屏蔽和絞在一起，以消除PCB上的相互耦合；（11）在感性負載上加箝位二極管。

3DSP軟件設計時應采取的措施

軟件方面的干擾主要表現(xiàn)在以下幾個方面：（1）不正確的算法產生錯誤的結果，最主要的原因是由于計算機處理器中的程序指數(shù)運算是近似計算，產生的結果有時有較大的誤差，容易產生誤動作；（2）由于計算機的精度不高，而加減法運算時要對階，大數(shù)“吃掉”了小數(shù)，產生了誤差積累，導致下溢的出現(xiàn)，也是噪聲的來源之一；（3）由于硬件方面的干擾引起的計算機出現(xiàn)的諸如：程序計數(shù)器PC值變化、數(shù)據(jù)采集誤差增大、控制狀態(tài)失靈、RAM數(shù)據(jù)受干擾發(fā)生變化以及系統(tǒng)出現(xiàn)“死鎖”等現(xiàn)象。

3.1采用攔截失控程序的方法

（1）在程序設計時應多采用單字節(jié)指令，并在關鍵處插入一些空操作指令，或將有效單字節(jié)指令重復幾次，這樣可保護其后的指令不被拆散，使程序運行走上正軌；（2）加入軟件陷阱：當PC值失控使程序失控后，CPU進入非程序區(qū)，這時可用一條引導指令，強迫程序進入初始入口狀態(tài)，進入程序區(qū)，可每隔一段設置一個陷阱；（3）軟件復位：當程序“走飛”時，運行監(jiān)視系統(tǒng)，使系統(tǒng)自動復位而重新初始化。

3.2設立標志判斷

定義某單元為標志，在模塊主程序中把該單元的值設為某個特征值，然后在主程序的最后判斷該單元的值是否不變，若不同了則說明有誤，程序就轉入錯誤處理子程序。

3.3增加數(shù)據(jù)安全備份

重要的數(shù)據(jù)用兩個以上的存儲區(qū)存放，還可以用大容量的外部RAM，將數(shù)據(jù)作備份。永久性數(shù)據(jù)制成表格固化在EPROM中，這樣既能防止數(shù)據(jù)和表格遭破壞，又能保證程序邏輯混亂時不將數(shù)據(jù)當指令去運行。

4利用EDA工具設計時應注意的幾個關鍵因素

高速數(shù)字電路的設計一方面需要設計人員的經(jīng)驗，另一方面需要優(yōu)秀的EDA工具的支持，EDA軟件己走向了多功能、智能化。隨著球柵陣列封裝的高密度單芯片、高密度連接器、微孔內建技術以及3D板在印刷電路板設計中的應用，布局和布線已越來越一體化了，并成為了設計過程的重要組成部分。自動布局和自由角度布線等軟件技術已漸漸成為解決這類高度一體化問題的重要方法，利用此類軟件能在規(guī)定時間范圍內設計出可制造的電路板。在目前，由于產品上市時間越來越短，手動布線極為耗時，己不能適應要求。因此，現(xiàn)在要求布局布線工具具有自動布線功能，以快速響應市場對產品設計提出的更高要求。

4.1自動布線技術

由于要考慮電磁兼容(EMC)及電磁干擾、串擾、信號延遲和差分對布線等高密度設計因素，布局布線的約束條件每年都在增加。在幾年前，一般的電路板僅需6個差分對來進行布線，而現(xiàn)在則需600對。在一定時間內僅依賴手動布線來實現(xiàn)這600對布線是不可能的，因此自動布線工具是必不可少的。盡管與幾年前相比，當今設計中的節(jié)點(net)數(shù)目沒有大的改變，只是硅片復雜性有所增加，但是設計中重要節(jié)點的比例大大增加了。當然，對于某些特別重要的節(jié)點，要求布局布線工具能夠加以區(qū)分，但無需對每個管腳或節(jié)點都加以限制。

4.2采用自由角度布線技術應注意的方法

隨著單片器件上集成功能的增加，其輸出管腳數(shù)目也大大增加了，但其封裝尺寸并沒隨之擴大，再加上管腳間距和阻抗因素的限制，這類器件必須采用更細的線寬。同時，由于產品尺寸的總體減小，意味著用于布局布線的空間也大大減小了。在某些DSP產品中，底板的大小與其上的器件大小相差無幾，元器件占據(jù)的板面積高達80%。某些高密度元器件管腳交錯，即使采用具45°布線功能的工具也無法進行自動布線。而自由角度布線工具具有大的靈活性，能最大限度地提高布線密度；它的拉緊(pull-TIght)功能使每個節(jié)點在布線后自動縮短，以適應空間要求；它能大大降低信號延遲，同時降低平行路徑數(shù)，有助于避免串擾的產生。利用自由角度布線技術能使設計具有可制造性，并且設計的電路性能良好。

4.3對高密度器件應采用的技術

最新的高密度系統(tǒng)級芯片采用BGA或COB封裝，管腳間距日益減小，球間距已低至1mm，并且還會繼續(xù)降低。這樣就導致