IC設(shè)計(jì)方案專業(yè)FPGA面試題

IC設(shè)計(jì)基礎(chǔ)（流程、工藝、版圖、器件)筆試面試題８82０08—07－3０12：３3１、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的熟識(shí)，列舉一些與集成電路?相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CＭOS、MCＵ、RISC、CIＳC、ＤＳＰ、ASIＣ、ＦPGA?等的概念）．（仕蘭微面試題目）?2、ＦPＧA和ＡSIC的概念，他們的區(qū)分.（未知)?答案:FPGA是可編程ASＩC．?ASIC：專用集成電路,它是面對(duì)專門用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的.依據(jù)一?個(gè)用戶的特定要求，能以低研制成本,短、交貨周期供貨的全定制，半定制集成電路。與

門陣列等其它AＳIＣ(ＡpplicatｉoｎSpecificIC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)?制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)?3、什么叫做ＯTP片、掩膜片，兩者的區(qū)分何在？（仕蘭微面試題目）?4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種?（仕蘭微面試題目)?５、描述你對(duì)集成電路設(shè)計(jì)流程的熟識(shí)。(仕蘭微面試題目)?6、簡(jiǎn)述FPＧＡ等可編程規(guī)律器件設(shè)計(jì)流程。(仕蘭微面試題目）?7、IC設(shè)計(jì)前端到后端的流程和edａ工具。(未知）?8、從RＴLｓynｔhesｉs到tapeout之間的設(shè)計(jì)flｏw,并列出其中各步使用的ｔｏol．（未知）

９、Asｉｃ的dｅsiｇnflｏｗ。（威盛VＩA２003.11．06上海筆試試題）?1０、寫出ａsic前期設(shè)計(jì)的流程和相應(yīng)的工具。（威盛)

1１、集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具.（揚(yáng)智電子筆試）?先介紹下ＩC開(kāi)發(fā)流程：?1。）代碼輸入(ｄｅsiｇnｉnpuｔ）?用vｈｄl或者是vｅrilog語(yǔ)言來(lái)完成器件的功能描述,生成hdｌ代碼?語(yǔ)言輸入工具：SUMMＩT

VISUAＬＨDL

ＭＥNTOR

RENIOR?圖形輸入:

coｍｐｏsｅr（caｄeｎce);

ｖieｗlogic(vｉewdraｗ）

２.）電路仿真(circuitsiｍｕlatiｏn)?將vhｄ代碼進(jìn)行先前規(guī)律仿真，驗(yàn)證功能描述是否正確?數(shù)字電路仿真工具：?

Ｖerolｏｇ：

ＣAＤEＮCＥ

Veroｌiｇ－ＸL?

SYNOPSＹＳ

VCＳ?

ＭENＴO(shè)Ｒ

Modｌｅ－ｓiｍ

VＨDL:

CADENCE

NC—vhdｌ

ＳYNＯＰＳYS

VＳＳ?

ＭＥNＴＯR

Modlｅ—sｉｍ

模擬電路仿真工具：?

*＊＊ＡＮTIHSｐｉceｐsｐｉcｅ,spectremicroｍｉcroｗａve：

ｅe(cuò)soｆｔ:hｐ?3。)規(guī)律綜合（syntｈesiｓtools)?規(guī)律綜合工具可以將設(shè)計(jì)思想ｖhd代碼轉(zhuǎn)化成對(duì)應(yīng)肯定工藝手段的門級(jí)電路;將初級(jí)仿真?中所沒(méi)有考慮的門沿(gaｔesdｅlay)反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再?仿真．最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表.?12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程?(仕蘭微面試題目）

13、是否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件.自動(dòng)布局布線需要哪些基本元?素?(仕蘭微面試題目）?14、描述你對(duì)集成電路工藝的熟識(shí)．（仕蘭微面試題目)?1５、列舉幾種集成電路典型工藝.工藝上常提到0.25,0.18指的是什么?(仕蘭微面試題

目）?１6、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀.（仕蘭微面試題目）

１7、半導(dǎo)體工藝中，摻雜有哪幾種方式?（仕蘭微面試題目)?18、描述ＣＭOＳ電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果?（仕蘭微面試題目)

１9、解釋latｃｈ-up現(xiàn)象和Aｎｔeｎｎａｅffｅct和其預(yù)防措施.(未知）?２０、什么叫Laｔｃhup？(科廣試題)?２1、什么叫窄溝效應(yīng)？(科廣試題）

２2、什么是NMOS、ＰMOＳ、CＭOS？什么是增強(qiáng)型、耗盡型?什么是ＰNP、ＮＰN?他們有什么差?別?（仕蘭微面試題目）?２3、硅柵CＯＭＳ工藝中Ｎ阱中做的是P管還是N管，N阱的阱電位的連接有什么要求?(仕蘭微

面試題目）

24、畫(huà)出ＣMＯS晶體管的CROSS-ＯＶER圖（應(yīng)該是縱剖面圖）,給出全部可能的傳輸特性和轉(zhuǎn)

移特性.（Infｉneon筆試試題)?25、以ｉnｔervｅr為例，寫出Ｎ阱CMOS的ｐrocess流程，并畫(huà)出剖面圖。(科廣試題）?２6、Ｐl(wèi)easeexｐlainｈｏwwedescrｉｂｅtheresistａnceｉnsｅmiconｄuctor。Ｃoｍｐare?ｔhｅｒｅｓistａnｃｅoｆametａｌ，pｏlｙandｄiｆfusｉoninｔranｄitioｎaｌCMOSprocess．(威?盛筆試題circｕitｄesigｎ—beijiｎg-０3．11.09）

２7、說(shuō)明ｍｏｓ一半工作在什么區(qū)．（凹凸的題目和面試）?２8、畫(huà)p-ｂｕｌk的ｎmos截面圖.（凹凸的題目和面試)?２9、寫scｈemａｔicnｏｔｅ（?）,越多越好.(凹凸的題目和面試）?30、寄生效應(yīng)在ic設(shè)計(jì)中怎樣加以克服和利用.(未知)

3１、太底層的ＭOＳ管物理特性感覺(jué)一般不大會(huì)作為筆試面試題，由于全是微電子物理,公?式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究．IC設(shè)計(jì)的話需要熟識(shí)的軟件:Caｄence,

Syｎopsｙs，Ａｖant,UNＩX當(dāng)然也要也許會(huì)操作.

32、ｕnｉx命令ｃp-ｒ,rｍ，unamｅ.（揚(yáng)智電子筆試)企業(yè)面試電子類面試題—-單片機(jī)、MCU、計(jì)算機(jī)原理2008—03－２0０８：１9單片機(jī)、MCU、計(jì)算機(jī)原理?

1、簡(jiǎn)潔描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊，并說(shuō)明各模塊之間的數(shù)據(jù)流流向和掌握流流向。簡(jiǎn)述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。（仕蘭微面試題目）

2、畫(huà)出８031與２716(２K＊8ROM)的連線圖,要求采納三—八譯碼器,8０3１的Ｐ2。5，Ｐ2.４和P2。３參加譯碼，基本地址范圍為３000Ｈ-３FＦＦH.該2７16有沒(méi)有重疊地址?依據(jù)是什么?若有,則寫出每片27１6的重疊地址范圍。（仕蘭微面試題目)?３、用8051設(shè)計(jì)一個(gè)帶一個(gè)８＊1６鍵盤加驅(qū)動(dòng)八個(gè)數(shù)碼管(共陽(yáng)）的原理圖。(仕蘭微面試題目）?4、PCI總線的含義是什么?PCＩ總線的主要特點(diǎn)是什么?(仕蘭微面試題目)

5、中斷的概念？簡(jiǎn)述中斷的過(guò)程。(仕蘭微面試題目)?６、如單片機(jī)中斷幾個(gè)／類型,編中斷程序注意什么問(wèn)題；（未知）?７、要用一個(gè)開(kāi)環(huán)脈沖調(diào)速系統(tǒng)來(lái)掌握直流電動(dòng)機(jī)的轉(zhuǎn)速,程序由805１完成.簡(jiǎn)潔原理如下：由P3．４輸出脈沖的占空比來(lái)掌握轉(zhuǎn)速，占空比越大，轉(zhuǎn)速越快;而占空比由K7—Ｋ０八個(gè)開(kāi)關(guān)來(lái)設(shè)置，直接與Ｐ1口相連（開(kāi)關(guān)撥到下方時(shí)為”0"，撥到上方時(shí)為”1＂，組成一個(gè)八位二進(jìn)制數(shù)Ｎ)，要求占空比為N/２5６。（仕蘭微面試題目)

下面程序用計(jì)數(shù)法來(lái)實(shí)現(xiàn)這一功能，請(qǐng)將空余部分添完整。?MOＶP1,＃０ＦFH

ＬOOP１：MＯＶR4，＃0FFH?-－-—－－—－

MOVＲ３，＃0０Ｈ?LOＯP２:MOVA，Ｐ1?－－-——－—-?SUBBＡ，Ｒ3?JＮZSKP1?—－—－-－－－?SKP1：ＭOVC,７０H?ＭＯＶP３.４，Ｃ?ACＡLLＤＥLＡY：此延時(shí)子程序略

－---－-—-?-－－—－-－—?AJMPLOOP1?8、單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn),首先要檢查什么？（東信筆試題)

9、WhatisPCCｈiｐsｅt?（揚(yáng)智電子筆試）?芯片組（Chiｐset)是主板的核心組成部分，依據(jù)在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片供應(yīng)對(duì)ＣPＵ的類型和主頻、內(nèi)存的類型和最大容量ISA／ＰCI/ＡGP插槽、ＥCＣ糾錯(cuò)等支持。南橋芯片則供應(yīng)對(duì)KBＣ（鍵盤掌握器）、RTC（實(shí)時(shí)時(shí)鐘掌握器）、USB(通用串行總線）、ＵｌtraDＭA／3３(66）EＩDE數(shù)據(jù)傳輸方式和ACPI（高級(jí)能源管理）等的支持.其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（ＨostＢｒｉdｇe）。?除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)進(jìn)展，Intｅｌ的8ｘx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如ＩDＥ接口、音效、ＭＯDＥM和ＵSB直接接入主芯片，能夠供應(yīng)比PＣＩ總線寬一倍的帶寬,達(dá)到了2６6MB/s。?１0、如果簡(jiǎn)歷上還說(shuō)做過(guò)ｃpu之類，就會(huì)問(wèn)到諸如ｃpu如何工作,流水線之類的問(wèn)題。（未知）?11、計(jì)算機(jī)的基本組成部分及其各自的作用。（東信筆試題）

12、請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口規(guī)律示意圖（數(shù)據(jù)接口、掌握接口、所存器／緩沖器)。（漢王筆試)?13、cａcｈe的主要部分什么的。(威盛VＩA2０0３。1１.0６上海筆試試題)?１4、同步異步傳輸?shù)牟町?未知）

1５、串行通信與同步通信異同,特點(diǎn)，比較。(華為面試題)

1６、ＲS2３2c高電平脈沖對(duì)應(yīng)的ＴTL規(guī)律是?（負(fù)規(guī)律？）(華為面試題）HYＰＥRLＩNＫ”ｈttp：//wwｗ.ｃｎbｌogs。cｏｍ／adamiｔe／ａrchive/２00８/０８／07/12630２４.html"ＦPＧＡ工程師面試試題001、同步電路和異步電路的區(qū)分是什么？(仕蘭微電子)?2、什么是同步規(guī)律和異步規(guī)律？（漢王筆試)?同步規(guī)律是時(shí)鐘之間有固定的因果關(guān)系。異步規(guī)律是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。?3、什么是"線與＂規(guī)律，要實(shí)現(xiàn)它,在硬件特性上有什么簡(jiǎn)略要求？（漢王筆試）?線與規(guī)律是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能．在硬件上，要用oc門來(lái)實(shí)現(xiàn),由于不用oｃ門可能使灌電流過(guò)大,而燒壞規(guī)律門．同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。?4、什么是Setｕｐ和Hoｌdup時(shí)間?（漢王筆試）?５、seｔup和hoｌdup時(shí)間，區(qū)分.(南山之橋)?6、解釋setuｐｔime和hｏldtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化.（未知）?７、解釋sｅtup和holｄtimeviolaｔiｏn,畫(huà)圖說(shuō)明,并說(shuō)明解決方法。（威盛ＶIA

?2００３．１１.06上海筆試試題）

Seｔuｐ/hｏｌdtiｍｅ是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求.建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間.輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效)T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間—Setｕｐtｉme。如不滿意setupｔime，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間.如果hoｌｄtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器.?建立時(shí)間（SｅｔｕpTimｅ）和保持時(shí)間(Holｄtime）.建立時(shí)間是指在時(shí)鐘邊沿前,數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間.如果不滿意建立和保持時(shí)間的話，那么DＦF將不能正確地采樣到數(shù)據(jù),將會(huì)消滅metaｓtａbiliｔy的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量．?8、說(shuō)說(shuō)對(duì)數(shù)字規(guī)律中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解,并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除．（仕蘭微電子)?9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣推斷？如何消除?（漢王筆試）

在組合規(guī)律中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí),導(dǎo)致到達(dá)該門的時(shí)間不全都叫競(jìng)爭(zhēng)．產(chǎn)生毛刺叫冒險(xiǎn).如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象.解決方法:一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容．?10、你知道那些常用規(guī)律電平?ＴＴＬ與COMS電平可以直接互連嗎？（漢王筆試）?常用規(guī)律電平:1２V，５Ｖ,3。3V;ＴTL和ＣMＯS不行以直接互連,由于TＴL是在０．3－３。6Ｖ之間,而CＭOS則是有在12V的有在5V的．CＭＯS輸出接到TTL是可以直接互連.TTL接到ＣMOS需要在輸出端口加一上拉電阻接到5Ｖ或者1２V。?1１、如何解決亞穩(wěn)態(tài)。（飛利浦—大唐筆試)

亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)．當(dāng)一個(gè)觸發(fā)器進(jìn)入亞

穩(wěn)態(tài)時(shí)，既無(wú)法猜測(cè)該單元的輸出電平，也無(wú)法猜測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平

上．在這個(gè)穩(wěn)定期間,觸發(fā)器輸出一些中間級(jí)電平,或者可能處于振蕩狀態(tài)，并且這種無(wú)?用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去.?1２、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)分.(南山之橋)?１3、ＭOＯRE與MEＥＬEY狀態(tài)機(jī)的特征。（南山之橋)?14、多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域。(南山之橋)

15、給了reg的sｅtup，hoｌd時(shí)間，求中間組合規(guī)律的dｅlay范圍．（飛利浦—大唐筆試)?Delaｙ〈pｅrｉod-sｅtｕｐ–hｏｌd

１6、時(shí)鐘周期為T，觸發(fā)器D1的建立時(shí)間最大為Ｔ１max，最小為T１min。組合規(guī)律電路最大延

遲為T2mａx,最小為Ｔ2min.問(wèn),觸發(fā)器D2的建立時(shí)間T３和保持時(shí)間應(yīng)滿意什么條件．（華?為）?1７、給出某個(gè)一般時(shí)序電路的圖,有Ｔsｅtup，Tdelaｙ,Tck－〉ｑ，還有ｃloｃｋ的ｄｅlaｙ，寫出決?定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式．（威盛VIＡ2０03.１1。06上海筆試試題）?１8、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn).(威盛ＶＩA２003。１1．0６上海筆試試題）?１９、一個(gè)四級(jí)的Mｕx,其中其次級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timiｎg．（威盛VIA

2003.11．06上海筆試試題)

20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，?使得輸出依靠于關(guān)鍵路徑．（未知）?２１、規(guī)律方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異),觸發(fā)器有幾種(區(qū)分,優(yōu)?點(diǎn)）,全加器等等。（未知）?２２、卡諾圖寫出規(guī)律表達(dá)使。(威盛ＶIＡ2００3．11。０６上海筆試試題）?2３、化簡(jiǎn)Ｆ（A，Ｂ，C，Ｄ)=ｍ（1，3,4，5，1０,1１，１2，13,14，１5)的和.（威盛)

２4、pleａseshｏwtheＣMOSｉｎveｒteｒsｃｈmａt(yī)ｉc，laｙoutaｎdiｔscrossseｃｔｉonｗithＰ—?weｌｌprｏｃｅss．Ｐｌotｉｔstrａnｓferｃuｒve（Ｖout－Vin）Andaｌsoeｘplａｉnｔhe

?oｐeｒatｉonregionｏfPＭOＳaｎdNMＯSｆorｅacｈｓｅgｍentoｆtｈetｒaｎsfｅrｃｕｒｖe?（威

盛筆試題cirｃuiｔdｅｓiｇｎ—beijｉnｇ-03。11。09）?25、ＴodesignａCＭＯSinｖertorｗitｈbａlａｎｃerｉｓeａndｆalｌtimｅ,pleａsｅdｅｆinｅ

?tｈｅrａt(yī)ｉｏnoｆchaｎnelwidｔhofPＭOSａnｄNMOSandexplaｉn??26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比Ｎ管的寬長(zhǎng)比大？(仕蘭微電子）?２7、用mos管搭出一個(gè)二輸入與非門．(揚(yáng)智電子筆試）

２8、ｐlｅaseｄraｗｔｈetrａnsｉsｔorｌevｅｌscｈｅｍatｉcofacmｏs2ｉnｐutＡＮDgaｔeand

?expｌaｉnwhｉｃｈinｐｕthasfａｓterrｅsｐｏnseforｏutputrｉsingeｄｇe．（leｓsｄelａy

?time）．（威盛筆試題ｃｉrｃｕiｔｄeｓign-beijing-０3．11。09)?29、畫(huà)出ＮOＴ，ＮANＤ,ＮOR的符號(hào)，真值表,還有traｎsistoｒleｖel的電路．（Iｎｆinｅon筆?試）

3０、畫(huà)出ＣMＯS的圖,畫(huà)出tow—to-oｎｅmｕxgａt(yī)e．（威盛VIA2０03.11.06上海筆試試題）

31、用一個(gè)二選一muｘ和一個(gè)ｉnｖ實(shí)現(xiàn)異或．（飛利浦—大唐筆試）

32、畫(huà)出Ｙ＝A*B＋Ｃ的ｃmｏs電路圖.（科廣試題）?33、用規(guī)律們和ｃmｏｓ電路實(shí)現(xiàn)ab＋cd．(飛利浦-大唐筆試）

３4、畫(huà)出ＣMOS電路的晶體管級(jí)電路圖,實(shí)現(xiàn)Y=Ａ*B＋C（D＋Ｅ）．（仕蘭微電子）

3５、利用４選１實(shí)現(xiàn)F（ｘ,ｙ，ｚ）=xz+yz’．（未知）?３6、給一個(gè)表達(dá)式ｆ=xxxx+xxxx+xxxxｘ+ｘxxｘ用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化

簡(jiǎn)）。

３7、給出一個(gè)簡(jiǎn)潔的由多個(gè)NOＴ,ＮAND，NOR組成的原理圖，依據(jù)輸入波形畫(huà)出各點(diǎn)波形.

(Infｉｎeon筆試）?38、為了實(shí)現(xiàn)規(guī)律(AXＯRB）OＲ（CＡNDD)，請(qǐng)選用以下規(guī)律中的一種，并說(shuō)明為什

么?1)INV

2）ＡND

3）ＯR

4)ＮAND

5)NOR

6）ＸOR

答案：NAＮD（未知)?39、用與非門等設(shè)計(jì)全加法器.（華為）?4０、給出兩個(gè)門電路讓你分析異同.（華為）?４１、用簡(jiǎn)潔電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出Ｂ波形為…（仕蘭微電子)?4２、Ａ，Ｂ,C,D，E進(jìn)行投票，多數(shù)聽(tīng)從少數(shù),輸出是F(也就是如果A，B,C，D,E中1的個(gè)數(shù)比０?多,那么F輸出為1,否則F為0），用與非門實(shí)現(xiàn),輸入數(shù)目沒(méi)有限制．(未知)?４３、用波形表示Ｄ觸發(fā)器的功能。(揚(yáng)智電子筆試)

４4、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。(揚(yáng)智電子筆試）?45、用規(guī)律們畫(huà)出D觸發(fā)器．（威盛VＩA2003。11。０６上海筆試試題)?４6、畫(huà)出DFF的結(jié)構(gòu)圖,用ｖeｒｉlog實(shí)現(xiàn)之.（威盛）?4７、畫(huà)出一種CＭOＳ的D鎖存器的電路圖和版圖．（未知）?48、Ｄ觸發(fā)器和D鎖存器的區(qū)分。（新太硬件面試）

４9、簡(jiǎn)述ｌatcｈ和ｆｉlp－ｆlop的異同.(未知)?５0、LATCH和ＤFF的概念和區(qū)分。(未知)

5１、ｌａt(yī)ｃh與ｒeｇｉsteｒ的區(qū)分,為什么現(xiàn)在多用rｅgister.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的.?(南山之橋)?５2、用D觸發(fā)器做個(gè)二分顰的電路．又問(wèn)什么是狀態(tài)圖.（華為）?５3、請(qǐng)畫(huà)出用Ｄ觸發(fā)器實(shí)現(xiàn)2倍分頻的規(guī)律電路?（漢王筆試）?54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？(東信筆試)?55、Howmａnyfｌｉp-flｏpｃｉrcuitsarｅnｅe(cuò)dｅｄtoｄivideby16？

(Ｉｎｔel)16分頻？?56、用fｉｌp－flop和ｌoｇiｃ－gaｔe設(shè)計(jì)一個(gè)１位加法器，輸入carｒyin和ｃurrent－stａｇe，輸出?caｒryoｕt和neｘt—stａge。（未知）

57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù).（華為）?5８、實(shí)現(xiàn)N位JoｈnsｏnCounter，Ｎ=5.（南山之橋）

５9、用你熟識(shí)的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢?（仕蘭?微電子）?60、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verilog/ＶHDL，如設(shè)計(jì)計(jì)數(shù)器．(未知)

6１、BLOCKＩＮGNONＢLOCＫＩNG賦值的區(qū)分。(南山之橋）?6２、寫異步Ｄ觸發(fā)器的vｅrｉｌogmoｄuｌe。（揚(yáng)智電子筆試)?ｍoduleｄfｆ８（clk，reｓｅt,d，ｑ）;?iｎｐut

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ｑ＜=d；?enｄｍodｕｌｅ?63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Ｖeｒｉｌｏg描述?（漢王筆試）?mｏdulediviｄe2（ｃlｋ,clk_o，rｅsｅｔ）;

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endｍｏdulｅ?64、可編程規(guī)律器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn):a）你所知道的可編程規(guī)律器

件有哪些?b）試用VＨＤL或ＶＥＲILOG、ＡＢLE描述８位D觸發(fā)器規(guī)律。（漢王筆試）?PAL，ＰＬD，ＣＰＬD,FPGＡ.?mｏdｕledｆf8(ｃlk,resｅt，ｄ，q）;?ｉｎpｕｔ

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ｅndｍｏｄulｅ?６5、請(qǐng)用ＨDＬ描述四位的全加法器、５分頻電路.(仕蘭微電子）?66、用VERILＯG或VHDＬ寫一段代碼，實(shí)現(xiàn)１0進(jìn)制計(jì)數(shù)器．(未知）

67、用ＶERILOG或VＨDL寫一段代碼,實(shí)現(xiàn)消除一個(gè)gｌitch．（未知）?68、一個(gè)狀態(tài)機(jī)的題目用verｉｌｏｇ實(shí)現(xiàn)(不過(guò)這個(gè)狀態(tài)機(jī)畫(huà)的實(shí)在比較差，很容易誤解

的）。(威盛ＶＩA2０0３。１1.０6上海筆試試題）?69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì).(仕蘭微電子)?70、畫(huà)狀態(tài)機(jī),接受1,2，５分錢的賣報(bào)機(jī)，每份報(bào)紙５分錢。（揚(yáng)智電子筆試)?7１、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng),賣soｄa水的，只能投進(jìn)三種硬幣,要正確的找回錢?數(shù).

（1）畫(huà)出fsm(有限狀態(tài)機(jī)）；（２）用veｒiloｇ編程,語(yǔ)法要符合fpga設(shè)計(jì)?的要求.（未知)

72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料１0分錢，硬幣有5分和１０分兩種,并考慮找零:(１）?畫(huà)出fｓｍ(有限狀態(tài)機(jī));（2)用veｒiloｇ編程,語(yǔ)法要符合ｆpｇa設(shè)計(jì)的要求;(３）設(shè)計(jì)?工程中可使用的工具及設(shè)計(jì)大致過(guò)程.（未知）?７３、畫(huà)出可以檢測(cè)1０010串的狀態(tài)圖，并veriloｇ實(shí)現(xiàn)之．（威盛）?７４、用FSM實(shí)現(xiàn)10１1０１的序列檢測(cè)模塊。(南山之橋)?ａ為輸入端，b為輸出端,如果ａ連續(xù)輸入為１10１則b輸出為1，否則為0.?例如a：000１1０01１0110100１０01１0