一種低成本光接收器的數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)方案及FPGA實(shí)現(xiàn)

一種低成本光接收器的數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)及FＰGA實(shí)現(xiàn)寧少春(重慶郵電高校光電學(xué)院,重慶40００65）【摘要】:設(shè)計(jì)了一種利用FPGA的可編程輸入延時(shí)單元（IＤＥＬAＹ）和鎖相環(huán)輸出同頻多相時(shí)鐘結(jié)合的４倍過采樣高速時(shí)鐘數(shù)據(jù)恢復(fù)電路。可在較低頻率同步恢復(fù)4位并行數(shù)據(jù),有效的增大帶寬并降低了終端成本,并采納自動(dòng)檢測和推斷的方法檢測數(shù)據(jù)跳變邊沿,消除了數(shù)據(jù)毛刺的干擾。

關(guān)鍵詞：時(shí)鐘數(shù)據(jù)恢復(fù);過采樣;輸入延時(shí)單元；現(xiàn)場可編程規(guī)律陣列【中國分類號】ＴN9３４.3【文獻(xiàn)標(biāo)識號】ＡＡlow-ｃostopticalreｃｅivｅｒdatarecoveｒycircｕｉｔｄeｓigｎanｄFPＧAiｍｐlementatｉｏｎ（SchoｏlｏfOｐｔoelecｔｒonicEｎgineｅrｉng,ChｏｎgqingUnivｅrｓitｙｏfPost&Ｔeleｃommｕｎiｃatioｎ，Chongqiｎg４０0065,Ｃhｉna)Abｓtraｃt:ＤesignｅdaFPGＡｐroｇrａｍmablｅｉnｐｕtdelaｙuniｔ（IDELAY）ａndｐhaｓe-ｌocｋｅdlｏopｏｕｔputcoｍbinaｔionwitｈtheｆrequencymultｉ－phasecｌｏｃｋｆoｕｒtiｍｅsｏver—ｓaｍpliｎｇｏfhｉｇh—spｅe(cuò)dcｌｏckanddaｔaｒecoｖerycircｕit．Recｏｖｅryintｈeｆｏｕrｐarａllｅｌdａt(yī)aaｔｌowerfrｅqｕenｃieｓ，ｅffecｔiｖelyincreａｓebandｗidthaｎdreｄucethecｏsｔoftheｔermiｎal,ａndａｕｔomaｔicaｌlydetectaｎｄｄｅｔerｍinetｈemｅthoddｅtｅｃtiｏndataｔranｓｉｔioｎｅdｇe,eｌimｉｎaｔetheinterfereｎcｅoｆdataglitches．Kｅyｗｏrｄs：cｌockanddatarecovｅry;oversamplinｇ；inｐutｄｅlａｙunｉt；fielｄproｇrammａbｌeloｇiｃarraｙs1引言隨著互聯(lián)網(wǎng)的普及,光纖通信技術(shù)正在走進(jìn)千家萬戶。光纖通信擁有傳輸距離長,信號損失小，帶寬高,架設(shè)維護(hù)成本低等諸多優(yōu)點(diǎn)。但是作為網(wǎng)絡(luò)終端如果采納現(xiàn)有光接收器，不但成本太高，而且一般家用難以維護(hù)，過高的帶寬也造成資源的浪費(fèi)。如何設(shè)計(jì)一種低成本的光纖數(shù)據(jù)接收模塊至關(guān)重要.時(shí)鐘數(shù)據(jù)恢復(fù)電路是高速收發(fā)器的核心模塊.所以本文提出一種利用低成本FPGＡ實(shí)現(xiàn)光纖數(shù)據(jù)恢復(fù)電路的方案。目前利用FPＧＡ實(shí)現(xiàn)時(shí)鐘恢復(fù)電路的方法，基本都是首先利用ＦＰＧＡ內(nèi)部的高頻時(shí)鐘對數(shù)據(jù)進(jìn)行過采樣，然后再依據(jù)輸入信號掌握對高速時(shí)鐘的分頻，從而產(chǎn)生與輸入信號同步的時(shí)鐘信號。比如采納４倍過采樣，如果輸入信號的頻率為1００MＨz,則系統(tǒng)的工作頻率就必須達(dá)到HYＰＥRLＩNＫ"hｔtｐ:/／wｗw．dzsｃ.cｏm／sｔｏｃk—ｉc／８00ＭHＺ.html”\t”_ｂlank"4０0MHｚ，對于中低端FＰＧA，如此高的工作頻率顯然無法承受。雖然高端ＦＰＧA可以達(dá)到GHz的工作頻率，但其昂揚(yáng)的價(jià)格不適合用于一般用戶。而其它基于中低端ＦPGA實(shí)現(xiàn)高速時(shí)鐘恢復(fù)電路的方法，要么需要外部VCO模塊，要么只能恢復(fù)數(shù)據(jù)而無法得到同步的時(shí)鐘信號。針對這種情況，本文提出了一種利用ＨYPＥRＬINK”ｈｔｔｐ:／/wｗｗ.dzsｃ．com/icｓｔｏck／13１/ALＴERＡ.htｍl”\ｔ”_ｂlank"ＡｌteｒaＦＰGＡ中的鎖相環(huán)及Ｌｏgiclock等技術(shù),實(shí)現(xiàn)高速時(shí)鐘恢復(fù)電路的方法。2設(shè)計(jì)方案一整體結(jié)構(gòu)圖1整體結(jié)構(gòu)圖如圖１所示,由時(shí)鐘掌握模塊產(chǎn)生多個(gè)相同頻率不同相位的時(shí)鐘,用這些時(shí)鐘分別對輸入數(shù)據(jù)進(jìn)行采樣.這樣一來多個(gè)時(shí)鐘在一個(gè)周期內(nèi)的不同時(shí)間段分別采樣代替了傳統(tǒng)一個(gè)高頻時(shí)鐘過采樣,有效的降低了整體時(shí)鐘頻率適合低成本ＦPＧA實(shí)現(xiàn)。采樣模塊是負(fù)責(zé)處理和同步采樣數(shù)據(jù)的本設(shè)計(jì)采納2個(gè)結(jié)構(gòu)相同的采樣模塊進(jìn)行“乒乓”操作，可以有效的利用FＰＧＡ強(qiáng)大的并行處理能力，合理利用片內(nèi)資源經(jīng)過采樣模塊同步以后的數(shù)據(jù)交給數(shù)據(jù)恢復(fù)模塊,去掉過采樣并恢復(fù)出原始數(shù)據(jù)。二時(shí)鐘掌握部分圖２時(shí)鐘關(guān)系如圖２由時(shí)鐘掌握模塊產(chǎn)生16個(gè)同頻率采樣時(shí)鐘１６個(gè)時(shí)鐘逐級相位差22.５度分別對輸入數(shù)據(jù)進(jìn)行采樣采樣結(jié)果送到數(shù)據(jù)恢復(fù)模塊處理產(chǎn)生恢復(fù)后的數(shù)據(jù)。[２]采樣采納4倍過掃描所以1６個(gè)采樣結(jié)果對應(yīng)4位的恢復(fù)數(shù)據(jù)由主時(shí)鐘分別通過4個(gè)鎖相環(huán)產(chǎn)生16個(gè)同頻率不同相位的時(shí)鐘其中pｌl1的相位為0，２2.５，45，67.5;ｐｌｌ2:90,１12。5，13５,１５7。5；ｐｌl３:１80,2０2.5,225，24７.5；ｐll4：270，292．5,315,3３7.5。下圖是仿真中1６個(gè)時(shí)鐘的波形圖3時(shí)鐘波形仿真圖圖３可見在一個(gè)周期中16個(gè)時(shí)鐘的上升沿依次到達(dá)，可以對數(shù)據(jù)進(jìn)行１６次采樣。三采樣模塊采樣模塊由２個(gè)結(jié)構(gòu)相同的模塊并行。第一個(gè)掌握前８個(gè)時(shí)鐘對數(shù)據(jù)采樣；其次個(gè)掌握剩下8個(gè)時(shí)鐘采樣。［３］每個(gè)模塊分成采樣和同步2個(gè)部分１采樣部分：如圖48個(gè)時(shí)鐘每個(gè)時(shí)鐘上升沿對數(shù)據(jù)采樣，分別寫入一個(gè)含有8個(gè)1位寄存器的寄存器組ｒam0在主時(shí)鐘下個(gè)周期時(shí)采樣寫入另一個(gè)寄存器組ｒam1。2同步部分:利用分別采樣間隔乒乓操作寄存器組rａm0ram1同步讀出8位采樣數(shù)據(jù)。［1]圖4采樣模塊原理圖四數(shù)據(jù)恢復(fù)模塊得到16個(gè)同步采樣數(shù)據(jù)后，送入數(shù)據(jù)恢復(fù)模塊處理得到４位原始數(shù)據(jù)。數(shù)據(jù)恢復(fù)模塊包括跳變沿檢測,鑒相器和16選４的多路選擇器。圖5恢復(fù)模塊結(jié)構(gòu)圖如圖５所示,首先依據(jù)采樣信號檢測出數(shù)據(jù)跳變沿。然后鑒相器依據(jù)跳變沿位置,推斷出最佳采樣位置，輸出掌握信號，掌握多路選擇器,選擇最佳采樣信號通過，形成恢復(fù)數(shù)據(jù)。圖6跳變沿位置圖如圖６首先對主時(shí)鐘進(jìn)行采樣然后比較采樣數(shù)據(jù)推斷跳變沿位置，由于是4倍過采樣所以本設(shè)計(jì)的鑒相器采納跳變沿后的第三個(gè)數(shù)據(jù)作為輸出數(shù)據(jù),此時(shí)為眼圖最大處.[4］3結(jié)論：本文提出的電路結(jié)構(gòu)不需要高頻時(shí)鐘信號，因此只要相位調(diào)整過程中時(shí)鐘信號的脈沖寬度大于器件要求的最小值，且滿意整個(gè)電路滿意建立保持時(shí)間就可以正常工作。但是由于始終相位比較接近,對延遲要求較高，需要把全部時(shí)鐘設(shè)置為全局時(shí)鐘.最小的時(shí)鐘周期T=max（3＊Tｍiｎ,Tpeｒ),其中Tmiｎ是所用器件時(shí)鐘信號脈沖寬度的最小值，Tｐｅr是滿意建立保持時(shí)間的最小時(shí)鐘周期。例如HＹPＥRLINK”ｈttp：//www.dzｓc．coｍ／ｓｔock—ic/EＰ２C３５F６７２C6.html＂\t"＿blａnk"ＥP２Ｃ３５F６72Ｃ6芯片工作時(shí)鐘高電平脈沖最小值為１ｎｓ,采納該芯片電路的工作頻率可以達(dá)到３00ＭHz,這個(gè)工作頻率已經(jīng)通過了AｌterａDE2板的硬件驗(yàn)證。如果采納更快的器件如ＣyｃｌonｅIIIＥP３C１0T1４４Ｃ７,時(shí)鐘脈沖寬度最小值0.６２5ｎｓ，經(jīng)過仿真驗(yàn)證其工作頻率可以達(dá)到４00MＨz。在時(shí)鐘調(diào)整模塊后加一個(gè)簡潔的二分頻電路，就可以實(shí)現(xiàn)3２個(gè)時(shí)鐘相位的調(diào)整精度，依據(jù)不同器件的性能很容易進(jìn)行擴(kuò)展,達(dá)到所需要的設(shè)計(jì)要求。參考文獻(xiàn)［1]

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