DC綜合實驗指導書

計算機與資訊工程學院2環(huán)境建立和綜合流程………………錯誤!未定義書簽。開始工作 錯誤!未定義書簽。問題 錯誤!未定義書簽。實驗流程圖 錯誤!未定義書簽。 錯誤!未定義書簽。任務1創(chuàng)建.synopsysdc.setup文件 任務2啟動DesignAnalyzer 錯誤!未定義書簽。任務3將設計讀入DC內(nèi)存 錯誤!未定義書簽。任務4瀏覽設計、符號和原理圖視圖 錯誤!未定義書簽。任務5瀏覽鼠標功能 錯誤!未定義書簽。任務7映像程序?qū)拈T級電路………………錯誤!未定義書簽。任務8產(chǎn)生報告查看綜合是否滿足時序約束條件……………錯誤!未定義書簽。任務9保存優(yōu)化后的設計………錯誤!未定義書簽。任務10將設計從DesignCompiler的內(nèi)存中移出任務11啟動在線文獻……………錯誤!未定義書簽。任務2讀原代碼和重分區(qū)………錯誤!未定義書簽。任務3編輯分析結果……………錯誤!未定義書簽。4評價代碼風格………錯誤!未定義書簽。實驗四A的流程圖：IF語句………錯誤!未定義書簽。練習4A的工作區(qū)…………………錯誤!未定義書簽。實驗四A的結果表格……………IT-BAD和IIF-BEST的Verilog代碼……………錯誤!未定義書簽。IF-BAD和IF-BEST的VHDL代碼……錯誤!未定義書簽。任務1編譯IF-BAD………………錯誤!未定義書簽。任務2重新編碼IF-BAD…………錯誤!未定義書簽。實驗4B流程圖：循環(huán)語句………錯誤!未定義書簽。實驗四A的結果表格………………錯誤!未定義書簽。Loop-bad.v的Verilog代碼……錯誤!未定義書簽。Loop-best.v的Verilog代碼…………Loop-best.v的Verilog代碼練習4B的工作區(qū)…………………錯誤!未定義書簽。復習題……………錯誤!未定義書簽。5對PRGRMCNTTOP應用時序約束……………錯誤!未定義書簽。開始工作…………錯誤!未定義書簽。實驗流程…………錯誤!未定義書簽。任務1啟動DC-tcl并讀取PRGRMCNTTOP………錯誤!未定義書簽。任務2檢查coreslow庫…………錯誤!未定義書簽。任務3約束PRGRMCNTTOP………錯誤!未定義書簽。任務4檢查你所做的工作并保存…………………錯誤!6應用環(huán)境屬性………錯誤!未定義書簽。說明………………錯誤!未定義書簽。問題………………錯誤!未定義書簽。實驗流程表………錯誤!未定義書簽。任務2檢查你的工作并保存設計………………錯誤!未定義書簽。7設計規(guī)則和最小時序約束…………錯誤!未定義書簽。設計說明…………錯誤!未定義書簽。開始工作…………錯誤!未定義書簽。實驗流程…………錯誤!未定義書簽。任務1完成lab7.tcl腳本文件…………………錯誤!未定義書簽。任務3生成報告…………………錯誤!未定義書簽。任務4檢查設計規(guī)則的違規(guī)……錯誤!未定義書簽。任務5生成報告…………………錯誤!未定義書簽。任務6檢查時序違規(guī)……………錯誤!未定義書簽。8時序報告……………錯誤!未定義書簽。時序報告練習……………………錯誤!未定義書簽。任務2生成四種時序報告并進行解釋…………錯誤!未定義書簽。思考題……………錯誤!未定義書簽。9DC-tcl入門…………錯誤!未定義書簽。實驗流程…………錯誤!未定義書簽。設計說明…………錯誤!未定義書簽。任務1創(chuàng)建并測試runit.tcl文件…………任務2驗證設計結果………………錯誤!未定義書實驗背景…………錯誤!未定義書簽。任務1讀入映像后的設計…………錯誤!任務2對設計加時序約束…………錯誤!未定任務3使用Max-Delay約束………錯誤!未定義書簽。任務4約束多時鐘路徑……………錯誤!未定義書簽。任務5使用虛擬時鐘………………錯誤!未定義書簽。任務6改善虛擬時鐘定義…………錯誤!未定義書簽。任務7返回多時鐘路徑……………錯誤!未定義書簽。11練習優(yōu)化技術……………………錯誤!未定義書簽。設計#1:"計算器"說明……………錯誤!未定義書簽。任務1讀入并編譯設計…………錯誤!未定義書簽。任務2使設計符合時序要求……錯誤!未定義書簽。設計#2:“轉(zhuǎn)換器”說明………錯誤!未定義書簽。任務3使用腳本編譯設計………錯誤!未定義書簽。復習題 錯誤!未定義書簽。12解決多實例化問題 錯誤!未定義書簽。開始工作 錯誤!未定義書簽。實驗流程 錯誤!未定義書簽。 13DC-tcl工序 錯誤!未定義書簽。實驗流程 錯誤!未定義書簽。任務1創(chuàng)建兩個用戶自定義DC-tcl工序 錯誤!未定義書簽。任務2執(zhí)行用戶自定義工序 錯誤!未定義書簽。任務3使用腳本編譯設計…………錯誤!未定義書簽。14編譯RISCCORE………………錯誤!未定義書簽。RISCCORE的頂級約束…………任務1編譯RISCCORE……………錯誤!未定義書簽。任務2分析報告細節(jié)………………錯誤!未定義書簽。任務4帶刻畫的第二遍編譯………錯誤!未定義書簽。任務5進行帶DW基礎庫的第二遍編譯……………任務6調(diào)整保持時間………………錯誤!未定任務7改進面積……………………錯誤!未定義書簽。任務8保存最終的門級網(wǎng)表………錯誤!未定義書簽。通過學習獲得使用DesignCompiler的圖形接口工具DesignAnalyzer進行層次在開始時只會挫傷你的興趣，在隨后的講義和實驗中當你再為詳細的細節(jié))時卻可以幫助你加深對概念的理解。Compile命令優(yōu)化一個設計并從你的目標工藝庫映像到真正的門級，產(chǎn)生滿足要2.進入工程目錄Lab1調(diào)整窗口的位置和大小使DesignAnalyzer的窗口覆蓋整個工作站屏幕的上調(diào)整并移動命令窗口使其處于DesignAnalyzer窗口下方占據(jù)四分之一空lYriol...的基本步驟，這幾個菜單項被稱做是執(zhí)行命令的DC腳本。這個菜單是特你將發(fā)現(xiàn)一個連有一些輸入輸出埠的方塊。這就是設計的SymbolView,在右下角的DesignAnalyzer窗口中顯示出來。顯示了設DD7.雙擊SymbolView中的方塊進入"SchematicView"你會注意在ClockIn埠(左邊最上方的端口)顯示出紅色波形標記。其腳本檔聲明這個埠將被視為一個周期為2ns的時鐘埠(500MHz)。其它約束(如操作環(huán)境，輸入延時等)也被應用。你將看見一個由一些目標工藝庫中的實際器件(單元)表示出的你的設計然而，其中包含的DesignAnalyzer注意DesignAnalyzer命令窗口中最后幾行。腳本檔內(nèi)容createclock-period2-namemyclock\ setinputdelay1-max-clockmyclock\ *indicatethedrivecharacteristicsontheinputs:*setdrivingcell-libcellfdefla3\ setload10.0*loadof(ssccoreslow/invla3/A) reportreporttimingslowestpath題1.為什么在原代碼中正確的對一個設計分區(qū)是重要的?...題2.時鐘頻率增加到1GHz?題3.操作溫度變化范圍增加到+125℃?題4.操作電壓降落達到1.62v.題5.UpdownF輸入時延比原先增加0.5ns?題6.內(nèi)部掃描和邊界掃描鏈是否滿足?題7.是否希望能自動進行以上過程的操作?題8.是你是否需要換一家代工廠商?實驗目的：●學會DesignAnalyzer的基本特征●學會使用DesignAnalyzer的設計、符號和電路原理圖的視圖，以及選擇菜單和鼠標功能●完成一個設計的基本綜合步驟●啟動在線文獻并可以在手冊中查找DC命令2.什么是SOLD?__編譯完成后，設計以“.db”格式被保存在磁盤中。此時件了。通過編寫一個包含所有對時序和環(huán)境(輸入/輸出延時、驅(qū)動能力、堵越時間等)的約束條件的約束檔。完成對設計的約束后，使用compile命令可以對設計進行邏輯優(yōu)化并使用由當綜合完成后，設計(門級網(wǎng)表)將被write命令存儲在磁盤上。輸出格式可以井任務3將設計讀入DC內(nèi)存1.選擇菜單File-Read,雙擊unmapped/目錄然后雙擊PRGRMCNTTOP.db__計中的頂層。同樣還有更低層次模塊的圖標：PRGRMCNT______任務4瀏覽設計、符號和原理圖視圖2.雙擊PRGRMCNTTOP或單擊左側工具欄中的向下箭頭符號按鍵進入符__如果你沒有看見一個(唯一一個)方框標有PRGRM-CNTTOP,你已經(jīng)進入SchematicView而不再是SymbolView了。此時雙擊DesignAnalyzer左側正方形符號圖標。3.雙擊PRGRMCNTTOP或單擊左側工具欄中的AND符號按鍵進入原理圖視圖PRGRM-CNTTOP原理圖包含PRGRMCNTFSM,__4.通過訪問PRGRMDECODE,PRGRMFSM和PRGRMCNT的符號以及原理圖視圖瀏覽PRGRMCNTTOP。由于你還沒有編譯過這個設計，你還看不到目標工藝庫中的門。你可以看見GTECH組件。GTECH組件是代表設計功能的通用Boolean門和寄存器。紅色正方形是DesignWare組件，我們講在講義中討論DesignWare。任務5瀏覽鼠標功能1.點擊按住鼠標右鍵查看可用鼠標功能2.選擇Zoom(松下鼠標右鍵后)。用鼠標左鍵點擊拖拽選擇你想要放大的區(qū)域。使用合適的鼠標功能返回FullView。3.轉(zhuǎn)到PRGRMDECODE的原理圖視圖_●產(chǎn)生報告任務6使用腳本文件約束PRGRMCNTTOP2.選擇菜單Setup-ExecuteScript。3.雙擊腳本目錄，然后雙擊example.scr。任務7映像程序?qū)拈T級電路2.點擊OK開始優(yōu)化和映射過程這是執(zhí)行編譯命令，將出現(xiàn)一個編譯日志窗口顯示編譯過程。這將在以后進一步討論。3.編譯完成后取消CompileLogWindow.你現(xiàn)在可以看見目標庫的門了(coreslow.db)。2.在命令窗口鍵入rc。Rc命令是一個在.synopsysdc.setup檔中被定義的別名。它執(zhí)行下列命令：這將產(chǎn)生一個報告，顯示是否哪條路徑包含時序違規(guī)。記錄以下信息：4.選擇菜單Analysis-Highlight-CriticalPath(CTRL-T)。關鍵路徑，(包含最大違規(guī)的路徑),將被高亮顯示出。轉(zhuǎn)入層次中查看那些撤銷高亮顯示，選擇：2.選擇菜單File-SaveAs。3.雙擊映像后的目錄。4.驗證存儲AllDesigninHierachy鍵被點選。這是確保整個分層設計被保存而不僅是頂層設計被保存。你剛以“.db”格式在mapped目錄下保存了一個門級網(wǎng)表(整個層次結構)。確認文件是從UNIX窗口創(chuàng)建的，使用“l(fā)s-1”命令查看。1.選擇菜單Setup-Scripts-RemoveallDesigns。驗證所有DesignAnalyzer中的設計圖示都被刪除。這個菜單項執(zhí)行以下命令：如果用戶自定義菜單項不起作用，請求教師幫助解決這個問題?！裨贒esignView(拖拽鼠標左鍵選中所有圖示)中將你的想刪除的所有設選擇菜單項Edit-Delete。2.在命令窗口鍵入h。任務11啟動在線文獻這將在Acrobatreader中打開一個新檔。從這個檔你可以接觸到任何acroread$SYNOPSYS/doc/online/top.pdf&4.查詢關于viewcommandlogfile的手冊頁，區(qū)別這個檔的的內(nèi)容和6.選擇Help-Commands。題2.鼠標左鍵有哪些可用功能?題3.題3.按順序編排以下綜合流程中的基本步驟：B.讀入未映像的設計C.生成約束報告D.應用約束腳本文件E.保存映像后的設計F.驗證是否滿足約束條件G.建立庫變量題6.在設計流程中進行綜合有哪些優(yōu)點?…題9.如何驗證庫變量是否配置正確?題10.如何使用“read”命令將VHDL或verilog代碼讀入DesignAnalyzer?題11.你可以對設計設定的兩個優(yōu)化目標是什么?…題12.targetlibrary變量的功能是什么?實驗目的：●掌握在DA中使用group和ungroup命令對設計進行分區(qū)●分析一個設計的分區(qū)，如果有必要可重新分區(qū)退出DA1.啟動DA5.下圖中，在空白處畫出“PRGRMCNTTOP”的模原始分區(qū)重分區(qū)6.從設計視圖中移出所有的設計任務2讀原代碼和重分區(qū)2.進入原理視圖，選擇PRCRMDECODE和PRGRMCNT3.選擇Edit-Group3.在PRGRMCNTTOP設計中執(zhí)行設計優(yōu)化(編輯)命令題1.在原代碼中正確的分區(qū)一個設計，為什么是重要的?…題2.不解組整個層和編譯一個展開的設計的一個原因是什么?PRGRMCNT進行重新分區(qū)?題4.從一個好的分區(qū)中你可以得到哪3個有利的優(yōu)化結果?題5.在RTL代碼中怎樣進行分區(qū)?…題6.列出兩條分區(qū)原則，以便加快編譯速度?題7.列出一條分區(qū)原則，有助于簡化設計約束?實驗目的：●評估一個帶有if語句的代碼實例●檢查循環(huán)和資源分配列出問題清單并畫出"硬件"source/vhdl/ifbad.vhdorsource/verilog/ifbad.v_ 注意：使用case語句(在Verilog中帶有平行case指令)可能是編寫這個設計練習4A的工作區(qū) 1.在一個文本編輯器中打開source/vhdl/ifbad.vhd或者source/verilog/ifbad.v2.在前面的工作區(qū)頁面中列出代碼類型的問題并畫出代碼描述的硬件3.在DA中選擇File==>Read4.雙擊source路徑，接著點VHDL或Verilog6.選擇OK7.進入原理圖視圖，檢驗GTECH結構與你的源代碼分析的匹配8.在IF-BAD設計中執(zhí)行設計優(yōu)化(編譯)9.進入在IF-BAD設計中沒有約束，DC將僅僅設計優(yōu)化到最小面積UNIXUNIXcpifhadhditgoodhd閱讀IF-GOOD設計(繼續(xù)讓IF-BAD在DA的內(nèi)存中)器如果比較設計的命令失敗，對IF-GOOD重新編碼，因為你已經(jīng)改變6.對設計進行編譯，并將面積與最大路徑填到結果表中7.使用RemoveallDesigns菜單(前面的實驗中生成的)清楚DA內(nèi)存A.Aif(SELA)OUTPORT<=IN1;if(SELB)OUTPORT<=IN2;B.B實驗4B流程圖：循環(huán)語句InInUNIX,opensource/verilog/loopbad.V moduleLOOPBADIRQBASE[1]=5'd1;OFFST[2]5'dzOFFSET(3)-OFFSET{5]#5'd16;OPpSErDeterminethehighestphighestpriority. *00100*01000,100010001,2IMNERAOORINNERADDROPFSE canstantOPFSET,TABLR8x5__CalculateAddreseofinterrup問題九：在LOOPBAD編碼中描述了多少加法器和多路轉(zhuǎn)換開關?問題十四：綜合一個for循環(huán)需要多少設計編譯器? 1.在riscdesign目錄下啟動DC-tcl 2.檢查對初始建立變量的定義。3.讀取設計unmapped/PRGRMCNTTOP___題2題2DC內(nèi)存中由那些庫?1.生成目標庫的報告題3工藝庫的名稱是什么?.題4時間單元是什么?題5電容負載單元是什么?.任務3約束PRGRMCNTTOP執(zhí)行下列命令創(chuàng)建一個名為myclk的時鐘，周期為4ns。時鐘埠名為Clk:3.為了防止DC試圖緩沖一個時鐘網(wǎng)絡，需要給時鐘對象附加一個 setclockuncertainty0.25[getclocksmyclk] 在輸入時延部分，檢查對所有的輸入埠(除Clk以外)的輸入時延的最大上在輸出時延部分，檢查對所有的輸出埠(除Clk以外)的輸出時延的最大上3.所有約束都加上后保存設計下次你可以使用這個保存過的文檔而不需要把以上的命令全部重新鍵入一你可以使用下列命令，將所有設計和庫從DC內(nèi)存中清除：(不完全必要)題6讀入PRGRM-CNT-TOP的未映像過的db檔以后，在對設計應用約束__之前為什么要將設計重啟?題7.為什么在加約束前檢查庫中的時間單元是重要的?…題8.寫一條命令用于設置最大面積為500?題9.時序和面積要求哪一個擁有更高的優(yōu)先級題10.為什么對時鐘對象加上don'ttouchnetwork是重要的?__題11.setmaxarea命令對設計加上了一條屬性，這個屬性的名稱是什么?__題12.如何檢查面積要求已經(jīng)被加在設計上了?31.在什么溫度和電壓條件下會發(fā)生最差(慢)的操作條件?4.說出在這個實驗中可用來檢查你的工作的兩個DC命令5.如果沒有精確地模擬埠環(huán)境，可能會發(fā)生什么情況?_在應用了一個新的約束并確定能正確工作后，將命令加入到約束腳本文件問題6什么是默認的操作條件?3.設置聯(lián)機負載模型你所使用的庫有自動聯(lián)機負載模型選擇，也就是說DC會基于模塊的面積自動地選擇聯(lián)機負載模型。 問題7在coreslow.db文件中定義了多少聯(lián)機負載模型?有7個聯(lián)機負載模型， 從5Kgates到320Kgates…問題8如果有200,000個模塊，DC會選擇什么樣的WLM?DC會選擇“40KGATES”的聯(lián)機負載模型問題9在上述WLM中電阻的基本單元是什么?…4.建立端口環(huán)境模型口。使用在本實驗開始處的表格說明的flip-flop。命令的格式如下：記住，這允許DC使用“drivingcell”的特征更準確的計如果你鍵入[allinputs]指明你所有的埠列表，你需要通過以下兩條命令移除并驗證時鐘端口驅(qū)動單元5.報告驅(qū)動單元的屬性使用命令setdrivingcell生成移個UID-401,告知你對輸入埠應用了移個設計規(guī)則使用以下命令顯示所有驅(qū)動單元引腳的屬性問題10單元dfeflal的引腳名字是什么?問題11maxcapacitance這個設計規(guī)則的涵義是什么? 確認設計PRGRMCNTTOP型是5KGAES5.執(zhí)行可供測試的編譯問題12設計達到時序要求了嗎?問題13為什么要在輸出埠上模擬引腳電容性的負載問題14聯(lián)機負載模型能提供哪3條信息?問題15列出至少7個在本實驗或以前的實驗中使用的dcsheell-t命令，這些命令用于在設計中設置約束和屬性Note:fdeflalcontainstwooftheletter"one"character,andno"L"charactersMaxCapacitanceAllowedonaninputports:(exceptforClkport)5“and2al"cells,pin"A”3利用下圖決定輸入和輸出時延的保持時間的計算。題1以上說明中完成命令，填入下面空白處：題2沒有準確地對埠進行約束可能會造成什么影響?__任務2讀入映像過的PC.db文件任務3生成報告注意此時時鐘信號偏斜(0.25ns)和輸出約束(0.30ns)造成數(shù)據(jù)需要時間任務4檢查設計規(guī)則的違規(guī)任務5生成報告題3此時PRGRMCNTTOP違反了建立時間時序約束，這是為什么?__題4下一個合理步驟是什么?任務6檢查時序違規(guī)3.退出設計(不要覆蓋為mapped/PC.db文件)。任務1讀入映像后的PRGRMCNTTOP設計任務2生成四種時序報告并進行解釋題1在PRGRMCNTTOP中是否存在未被應用約束的時序路徑?(使用__題2在PRGRMCNTTOP中由多少組路徑?(使用reportpathgroup命令)題3這是一個建立時間的時序報告還是保持時間的時序報告?題4起始點是什么?(輸入埠還是內(nèi)部寄存器的clk引腳)題5終止點是什么?題9什么是“輸入時延”?它是怎么產(chǎn)生的?題10對于設計的分區(qū)你有什么看法?題11captureregister的建立時間要求是什么?題12時鐘不確定性的數(shù)值代表什么?題13這個時序報告和默認的時序報告之間有什么不同?題14什么時延是和每個網(wǎng)絡相關的，為什么時延是零?題15"扇出"一欄代表什么?題16這是一個建立時間的時序報告還是保持時間的時序報告?題17起始點是什么?題18終止點是什么?題19這個時序路徑是否滿足約束條件?這個時序報告是在什么操作條件下生成的?題20這個時序報告是在什么操作條件下生成的?題21是否存在什么合適保持時間計算的操作條件?題22終止點的保持時間的要求是什么?題23launchingregister的時延是多少?題24這個時延是否能滿足保持時間的要求?題25你如何使用reporttiming去得到10個最差建立時間時序路徑的時序報告?題26你如何能僅僅得到一個每條違規(guī)時序路徑的總結?實驗目的：●寫一個DC-tcl腳本文件用來編譯一系列設計約束對每個設計而言，若設計名稱和不帶“.db”的文件名相同。比如，假如文件名為PRGRMCNTTOP.db,設計名為PRGRMCNTTOP。腳本檔應執(zhí)行如下操作：●一系列設計(一次一個)將被讀入dcshell-t_●對每個設計而言，你將：

把它置為當前設計

執(zhí)行一次link

應用實驗6中的constraints.tcl腳本文件

執(zhí)行一個可供測試的編譯

在reports目錄下生成由約束和時序報告產(chǎn)生的結果，并用一個有意義的名稱如PRGRMCNTTOP.rpt進行保存_這個腳本檔須使用foreachloop編譯三個設計{PRGRMCNTTOP,任務2驗證設計結果6中一樣滿足約束。題1你能解釋是什么造成這些約束失敗的嗎?4.退出DC本實驗將使你更好的理解靜態(tài)時序分析是如何進行的以及時序排除是如何正確 任務1讀入映像后的設計任務2對設計加時序約束1.一個包含以上說明的約束腳本被創(chuàng)建以供使用。應用約束文件 題2最差負向松弛度有多大?題3什么路徑顯示出這種違規(guī)?任務3使用Max-Delay約束題4數(shù)據(jù)什么時候能到達輸入埠?題5期望獲得的數(shù)據(jù)什么時候能到達輸出埠?題6關鍵路徑的最大路徑時延約束是什么?組合邏輯路徑的最大傳播時延應被約束為10ns。這意味著需要對約束條件進行一下..(實際上在任務4中你將發(fā)現(xiàn)這條命令將產(chǎn)生很多不期望的行為。你需要尋找更題7此時哪條路徑是違規(guī)最嚴重的?(提示：寄存器參數(shù)名始終以時鐘路徑，它連接了三條路徑(不是默認的一條)。需要對此再次進行排除。題8此時哪條路徑違規(guī)了?發(fā)生了什么?了一個嚴重的違規(guī)，代替了組合邏輯路徑的值為5.65的最差負向松弛度。對寄存器寄存器路徑應用多時鐘約束之后，再回到組合邏輯路徑，發(fā)現(xiàn)它的最差負的?題10注意“數(shù)據(jù)要求時間”部分的4ns的“輸出外部時延”—這是從哪產(chǎn)生的?題11這條組合邏輯路徑的最大路徑時延是什么?.這可以在時序報告中看到。內(nèi)部邏輯的最大時延的約束值(10ns)減時延值2ns和輸出外部時延值4ns,對組合邏輯路徑的最大時延約束為從這里你明白了什么?任務5使用虛擬時鐘4ns2ns_該圖顯示設計中存在clk和vclk兩個時鐘。你將使用clk約束時序路徑，而所以vclk的周期應為10ns,而輸入和輸出時延為0。題12什么是WNS?……vclkcomyelkcomyelkseg__題14是否所有的路徑都達到了建立時間時序約束?題15這些保持時間的違規(guī)是從哪突然產(chǎn)生的?…任務7返回多時鐘路徑題16對于“clk”信號，在獲得什么邊沿信號的時候保持時間檢查被執(zhí)行?題17違規(guī)是否都消失了?●解決設計的時序違規(guī)實驗流程DefaultCellDrivingInputPorts(exceptClk)任務1讀入并編譯設計題2在最終的電路中有多少觸發(fā)器?題3有多少寄存器被涉及到?…題4和代碼一致嗎?4.編譯設計任務2使設計符合時序要求我們的辦法使重新編寫代碼，設計描述了兩個加法器和一個多路選擇器。允許望能使用DesignWare基礎庫組件。2.重命名NEWCALC的模塊實體3.改寫NEWCALC,這樣輸入埠控制就不是關鍵路徑的一部分4.讀入NEWCALC的源代碼。7.編譯NEWCALC設計。8.檢查時序9.鍵入以下命令找出已編譯的檔是否包含DesignWare的慢速執(zhí)行：11.再次檢查時序。關鍵路徑的松弛度應該載時序約束的15%范圍內(nèi)。12.檢查仍存在的時序違規(guī)。設計#2:“轉(zhuǎn)換器”說明任務3使用腳本編譯設計3.約束并編譯設計題5設計符合時序要求嗎?題7使用題7使用reportcompileoptions如何避免錯誤?題6對6位加法器，在不使用DesignWare基礎庫的情況下，哪種結構最快....題8邏輯級優(yōu)化的兩個選項是什么?.題9門級優(yōu)化的兩個選項是什么?題10你在編譯門級設計的時候高級別(結構上的)的優(yōu)化會發(fā)生嗎?題11算法方程中的圓括號如何影響高級別優(yōu)化?題12在優(yōu)化并映像完設計以后DesignCompiler做的最后一件工作是什么?DesignCompiler認為輸入和輸出時延作為最大時延約束先前就被指定到埠了；這可以在時序報告中看到。內(nèi)部邏輯的最大時延的約束數(shù)量(10ns)●應用uniquify和compile+donttouch方法解決多實例化問題題2哪種方法占用較少內(nèi)存?題2哪種方法占用較少內(nèi)存?1.通過回答下列三個問題比較兩種方法題1哪種方法更容易執(zhí)行?題1哪種方法更容易執(zhí)行?題3哪種方法可以得到較好的優(yōu)化結果?2.將未映像過的設計STACKTOP讀入DesignCompiler(dcshell-t)(unmapped/STACKTOP.db),回答下列問題：題4STACK題4STACKTOP中哪個設計是多實例化的?題5如果你將題5如果你將STACKTOP唯一化會發(fā)生什么?題6對于“compile+setdonttouch”方法，哪一個設計(STACKFSM還是STACKSTACKMEM)應當被預編譯并獲得donttouch屬性?題7你會選擇哪中方法去執(zhí)行?為什么?實驗流程donttouch.tcl__ ●讀入未映像過的設計unmapped/STACKTOP.db。_●應用腳本文件scripts/constraints.tcl_ ●使用checkdesign去驗證多實例化問題是否已被解決 ●生成約束報告(reportconstraint-all)和一個器件報告(reportcell),并●把映像過的設計和整個層次保存到