DC綜合實(shí)驗(yàn)指導(dǎo)書

計(jì)算機(jī)與資訊工程學(xué)院2環(huán)境建立和綜合流程………………錯(cuò)誤!未定義書簽。開始工作 錯(cuò)誤!未定義書簽。問題 錯(cuò)誤!未定義書簽。實(shí)驗(yàn)流程圖 錯(cuò)誤!未定義書簽。 錯(cuò)誤!未定義書簽。任務(wù)1創(chuàng)建.synopsysdc.setup文件 任務(wù)2啟動(dòng)DesignAnalyzer 錯(cuò)誤!未定義書簽。任務(wù)3將設(shè)計(jì)讀入DC內(nèi)存 錯(cuò)誤!未定義書簽。任務(wù)4瀏覽設(shè)計(jì)、符號(hào)和原理圖視圖 錯(cuò)誤!未定義書簽。任務(wù)5瀏覽鼠標(biāo)功能 錯(cuò)誤!未定義書簽。任務(wù)7映像程序?qū)?yīng)的門級(jí)電路………………錯(cuò)誤!未定義書簽。任務(wù)8產(chǎn)生報(bào)告查看綜合是否滿足時(shí)序約束條件……………錯(cuò)誤!未定義書簽。任務(wù)9保存優(yōu)化后的設(shè)計(jì)………錯(cuò)誤!未定義書簽。任務(wù)10將設(shè)計(jì)從DesignCompiler的內(nèi)存中移出任務(wù)11啟動(dòng)在線文獻(xiàn)……………錯(cuò)誤!未定義書簽。任務(wù)2讀原代碼和重分區(qū)………錯(cuò)誤!未定義書簽。任務(wù)3編輯分析結(jié)果……………錯(cuò)誤!未定義書簽。4評(píng)價(jià)代碼風(fēng)格………錯(cuò)誤!未定義書簽。實(shí)驗(yàn)四A的流程圖：IF語句………錯(cuò)誤!未定義書簽。練習(xí)4A的工作區(qū)…………………錯(cuò)誤!未定義書簽。實(shí)驗(yàn)四A的結(jié)果表格……………IT-BAD和IIF-BEST的Verilog代碼……………錯(cuò)誤!未定義書簽。IF-BAD和IF-BEST的VHDL代碼……錯(cuò)誤!未定義書簽。任務(wù)1編譯IF-BAD………………錯(cuò)誤!未定義書簽。任務(wù)2重新編碼IF-BAD…………錯(cuò)誤!未定義書簽。實(shí)驗(yàn)4B流程圖：循環(huán)語句………錯(cuò)誤!未定義書簽。實(shí)驗(yàn)四A的結(jié)果表格………………錯(cuò)誤!未定義書簽。Loop-bad.v的Verilog代碼……錯(cuò)誤!未定義書簽。Loop-best.v的Verilog代碼…………Loop-best.v的Verilog代碼練習(xí)4B的工作區(qū)…………………錯(cuò)誤!未定義書簽。復(fù)習(xí)題……………錯(cuò)誤!未定義書簽。5對(duì)PRGRMCNTTOP應(yīng)用時(shí)序約束……………錯(cuò)誤!未定義書簽。開始工作…………錯(cuò)誤!未定義書簽。實(shí)驗(yàn)流程…………錯(cuò)誤!未定義書簽。任務(wù)1啟動(dòng)DC-tcl并讀取PRGRMCNTTOP………錯(cuò)誤!未定義書簽。任務(wù)2檢查coreslow庫…………錯(cuò)誤!未定義書簽。任務(wù)3約束PRGRMCNTTOP………錯(cuò)誤!未定義書簽。任務(wù)4檢查你所做的工作并保存…………………錯(cuò)誤!6應(yīng)用環(huán)境屬性………錯(cuò)誤!未定義書簽。說明………………錯(cuò)誤!未定義書簽。問題………………錯(cuò)誤!未定義書簽。實(shí)驗(yàn)流程表………錯(cuò)誤!未定義書簽。任務(wù)2檢查你的工作并保存設(shè)計(jì)………………錯(cuò)誤!未定義書簽。7設(shè)計(jì)規(guī)則和最小時(shí)序約束…………錯(cuò)誤!未定義書簽。設(shè)計(jì)說明…………錯(cuò)誤!未定義書簽。開始工作…………錯(cuò)誤!未定義書簽。實(shí)驗(yàn)流程…………錯(cuò)誤!未定義書簽。任務(wù)1完成lab7.tcl腳本文件…………………錯(cuò)誤!未定義書簽。任務(wù)3生成報(bào)告…………………錯(cuò)誤!未定義書簽。任務(wù)4檢查設(shè)計(jì)規(guī)則的違規(guī)……錯(cuò)誤!未定義書簽。任務(wù)5生成報(bào)告…………………錯(cuò)誤!未定義書簽。任務(wù)6檢查時(shí)序違規(guī)……………錯(cuò)誤!未定義書簽。8時(shí)序報(bào)告……………錯(cuò)誤!未定義書簽。時(shí)序報(bào)告練習(xí)……………………錯(cuò)誤!未定義書簽。任務(wù)2生成四種時(shí)序報(bào)告并進(jìn)行解釋…………錯(cuò)誤!未定義書簽。思考題……………錯(cuò)誤!未定義書簽。9DC-tcl入門…………錯(cuò)誤!未定義書簽。實(shí)驗(yàn)流程…………錯(cuò)誤!未定義書簽。設(shè)計(jì)說明…………錯(cuò)誤!未定義書簽。任務(wù)1創(chuàng)建并測試runit.tcl文件…………任務(wù)2驗(yàn)證設(shè)計(jì)結(jié)果………………錯(cuò)誤!未定義書實(shí)驗(yàn)背景…………錯(cuò)誤!未定義書簽。任務(wù)1讀入映像后的設(shè)計(jì)…………錯(cuò)誤!任務(wù)2對(duì)設(shè)計(jì)加時(shí)序約束…………錯(cuò)誤!未定任務(wù)3使用Max-Delay約束………錯(cuò)誤!未定義書簽。任務(wù)4約束多時(shí)鐘路徑……………錯(cuò)誤!未定義書簽。任務(wù)5使用虛擬時(shí)鐘………………錯(cuò)誤!未定義書簽。任務(wù)6改善虛擬時(shí)鐘定義…………錯(cuò)誤!未定義書簽。任務(wù)7返回多時(shí)鐘路徑……………錯(cuò)誤!未定義書簽。11練習(xí)優(yōu)化技術(shù)……………………錯(cuò)誤!未定義書簽。設(shè)計(jì)#1:"計(jì)算器"說明……………錯(cuò)誤!未定義書簽。任務(wù)1讀入并編譯設(shè)計(jì)…………錯(cuò)誤!未定義書簽。任務(wù)2使設(shè)計(jì)符合時(shí)序要求……錯(cuò)誤!未定義書簽。設(shè)計(jì)#2:“轉(zhuǎn)換器”說明………錯(cuò)誤!未定義書簽。任務(wù)3使用腳本編譯設(shè)計(jì)………錯(cuò)誤!未定義書簽。復(fù)習(xí)題 錯(cuò)誤!未定義書簽。12解決多實(shí)例化問題 錯(cuò)誤!未定義書簽。開始工作 錯(cuò)誤!未定義書簽。實(shí)驗(yàn)流程 錯(cuò)誤!未定義書簽。 13DC-tcl工序 錯(cuò)誤!未定義書簽。實(shí)驗(yàn)流程 錯(cuò)誤!未定義書簽。任務(wù)1創(chuàng)建兩個(gè)用戶自定義DC-tcl工序 錯(cuò)誤!未定義書簽。任務(wù)2執(zhí)行用戶自定義工序 錯(cuò)誤!未定義書簽。任務(wù)3使用腳本編譯設(shè)計(jì)…………錯(cuò)誤!未定義書簽。14編譯RISCCORE………………錯(cuò)誤!未定義書簽。RISCCORE的頂級(jí)約束…………任務(wù)1編譯RISCCORE……………錯(cuò)誤!未定義書簽。任務(wù)2分析報(bào)告細(xì)節(jié)………………錯(cuò)誤!未定義書簽。任務(wù)4帶刻畫的第二遍編譯………錯(cuò)誤!未定義書簽。任務(wù)5進(jìn)行帶DW基礎(chǔ)庫的第二遍編譯……………任務(wù)6調(diào)整保持時(shí)間………………錯(cuò)誤!未定任務(wù)7改進(jìn)面積……………………錯(cuò)誤!未定義書簽。任務(wù)8保存最終的門級(jí)網(wǎng)表………錯(cuò)誤!未定義書簽。通過學(xué)習(xí)獲得使用DesignCompiler的圖形接口工具DesignAnalyzer進(jìn)行層次在開始時(shí)只會(huì)挫傷你的興趣，在隨后的講義和實(shí)驗(yàn)中當(dāng)你再為詳細(xì)的細(xì)節(jié))時(shí)卻可以幫助你加深對(duì)概念的理解。Compile命令優(yōu)化一個(gè)設(shè)計(jì)并從你的目標(biāo)工藝庫映像到真正的門級(jí)，產(chǎn)生滿足要2.進(jìn)入工程目錄Lab1調(diào)整窗口的位置和大小使DesignAnalyzer的窗口覆蓋整個(gè)工作站屏幕的上調(diào)整并移動(dòng)命令窗口使其處于DesignAnalyzer窗口下方占據(jù)四分之一空lYriol...的基本步驟，這幾個(gè)菜單項(xiàng)被稱做是執(zhí)行命令的DC腳本。這個(gè)菜單是特你將發(fā)現(xiàn)一個(gè)連有一些輸入輸出埠的方塊。這就是設(shè)計(jì)的SymbolView,在右下角的DesignAnalyzer窗口中顯示出來。顯示了設(shè)DD7.雙擊SymbolView中的方塊進(jìn)入"SchematicView"你會(huì)注意在ClockIn埠(左邊最上方的端口)顯示出紅色波形標(biāo)記。其腳本檔聲明這個(gè)埠將被視為一個(gè)周期為2ns的時(shí)鐘埠(500MHz)。其它約束(如操作環(huán)境，輸入延時(shí)等)也被應(yīng)用。你將看見一個(gè)由一些目標(biāo)工藝庫中的實(shí)際器件(單元)表示出的你的設(shè)計(jì)然而，其中包含的DesignAnalyzer注意DesignAnalyzer命令窗口中最后幾行。腳本檔內(nèi)容createclock-period2-namemyclock\ setinputdelay1-max-clockmyclock\ *indicatethedrivecharacteristicsontheinputs:*setdrivingcell-libcellfdefla3\ setload10.0*loadof(ssccoreslow/invla3/A) reportreporttimingslowestpath題1.為什么在原代碼中正確的對(duì)一個(gè)設(shè)計(jì)分區(qū)是重要的?...題2.時(shí)鐘頻率增加到1GHz?題3.操作溫度變化范圍增加到+125℃?題4.操作電壓降落達(dá)到1.62v.題5.UpdownF輸入時(shí)延比原先增加0.5ns?題6.內(nèi)部掃描和邊界掃描鏈?zhǔn)欠駶M足?題7.是否希望能自動(dòng)進(jìn)行以上過程的操作?題8.是你是否需要換一家代工廠商?實(shí)驗(yàn)?zāi)康模骸駥W(xué)會(huì)DesignAnalyzer的基本特征●學(xué)會(huì)使用DesignAnalyzer的設(shè)計(jì)、符號(hào)和電路原理圖的視圖，以及選擇菜單和鼠標(biāo)功能●完成一個(gè)設(shè)計(jì)的基本綜合步驟●啟動(dòng)在線文獻(xiàn)并可以在手冊(cè)中查找DC命令2.什么是SOLD?__編譯完成后，設(shè)計(jì)以“.db”格式被保存在磁盤中。此時(shí)件了。通過編寫一個(gè)包含所有對(duì)時(shí)序和環(huán)境(輸入/輸出延時(shí)、驅(qū)動(dòng)能力、堵越時(shí)間等)的約束條件的約束檔。完成對(duì)設(shè)計(jì)的約束后，使用compile命令可以對(duì)設(shè)計(jì)進(jìn)行邏輯優(yōu)化并使用由當(dāng)綜合完成后，設(shè)計(jì)(門級(jí)網(wǎng)表)將被write命令存儲(chǔ)在磁盤上。輸出格式可以井任務(wù)3將設(shè)計(jì)讀入DC內(nèi)存1.選擇菜單File-Read,雙擊unmapped/目錄然后雙擊PRGRMCNTTOP.db__計(jì)中的頂層。同樣還有更低層次模塊的圖標(biāo)：PRGRMCNT______任務(wù)4瀏覽設(shè)計(jì)、符號(hào)和原理圖視圖2.雙擊PRGRMCNTTOP或單擊左側(cè)工具欄中的向下箭頭符號(hào)按鍵進(jìn)入符__如果你沒有看見一個(gè)(唯一一個(gè))方框標(biāo)有PRGRM-CNTTOP,你已經(jīng)進(jìn)入SchematicView而不再是SymbolView了。此時(shí)雙擊DesignAnalyzer左側(cè)正方形符號(hào)圖標(biāo)。3.雙擊PRGRMCNTTOP或單擊左側(cè)工具欄中的AND符號(hào)按鍵進(jìn)入原理圖視圖PRGRM-CNTTOP原理圖包含PRGRMCNTFSM,__4.通過訪問PRGRMDECODE,PRGRMFSM和PRGRMCNT的符號(hào)以及原理圖視圖瀏覽PRGRMCNTTOP。由于你還沒有編譯過這個(gè)設(shè)計(jì)，你還看不到目標(biāo)工藝庫中的門。你可以看見GTECH組件。GTECH組件是代表設(shè)計(jì)功能的通用Boolean門和寄存器。紅色正方形是DesignWare組件，我們講在講義中討論DesignWare。任務(wù)5瀏覽鼠標(biāo)功能1.點(diǎn)擊按住鼠標(biāo)右鍵查看可用鼠標(biāo)功能2.選擇Zoom(松下鼠標(biāo)右鍵后)。用鼠標(biāo)左鍵點(diǎn)擊拖拽選擇你想要放大的區(qū)域。使用合適的鼠標(biāo)功能返回FullView。3.轉(zhuǎn)到PRGRMDECODE的原理圖視圖_●產(chǎn)生報(bào)告任務(wù)6使用腳本文件約束PRGRMCNTTOP2.選擇菜單Setup-ExecuteScript。3.雙擊腳本目錄，然后雙擊example.scr。任務(wù)7映像程序?qū)?yīng)的門級(jí)電路2.點(diǎn)擊OK開始優(yōu)化和映射過程這是執(zhí)行編譯命令，將出現(xiàn)一個(gè)編譯日志窗口顯示編譯過程。這將在以后進(jìn)一步討論。3.編譯完成后取消CompileLogWindow.你現(xiàn)在可以看見目標(biāo)庫的門了(coreslow.db)。2.在命令窗口鍵入rc。Rc命令是一個(gè)在.synopsysdc.setup檔中被定義的別名。它執(zhí)行下列命令：這將產(chǎn)生一個(gè)報(bào)告，顯示是否哪條路徑包含時(shí)序違規(guī)。記錄以下信息：4.選擇菜單Analysis-Highlight-CriticalPath(CTRL-T)。關(guān)鍵路徑，(包含最大違規(guī)的路徑),將被高亮顯示出。轉(zhuǎn)入層次中查看那些撤銷高亮顯示，選擇：2.選擇菜單File-SaveAs。3.雙擊映像后的目錄。4.驗(yàn)證存儲(chǔ)AllDesigninHierachy鍵被點(diǎn)選。這是確保整個(gè)分層設(shè)計(jì)被保存而不僅是頂層設(shè)計(jì)被保存。你剛以“.db”格式在mapped目錄下保存了一個(gè)門級(jí)網(wǎng)表(整個(gè)層次結(jié)構(gòu))。確認(rèn)文件是從UNIX窗口創(chuàng)建的，使用“l(fā)s-1”命令查看。1.選擇菜單Setup-Scripts-RemoveallDesigns。驗(yàn)證所有DesignAnalyzer中的設(shè)計(jì)圖示都被刪除。這個(gè)菜單項(xiàng)執(zhí)行以下命令：如果用戶自定義菜單項(xiàng)不起作用，請(qǐng)求教師幫助解決這個(gè)問題?！裨贒esignView(拖拽鼠標(biāo)左鍵選中所有圖示)中將你的想刪除的所有設(shè)選擇菜單項(xiàng)Edit-Delete。2.在命令窗口鍵入h。任務(wù)11啟動(dòng)在線文獻(xiàn)這將在Acrobatreader中打開一個(gè)新檔。從這個(gè)檔你可以接觸到任何acroread$SYNOPSYS/doc/online/top.pdf&4.查詢關(guān)于viewcommandlogfile的手冊(cè)頁，區(qū)別這個(gè)檔的的內(nèi)容和6.選擇Help-Commands。題2.鼠標(biāo)左鍵有哪些可用功能?題3.題3.按順序編排以下綜合流程中的基本步驟：B.讀入未映像的設(shè)計(jì)C.生成約束報(bào)告D.應(yīng)用約束腳本文件E.保存映像后的設(shè)計(jì)F.驗(yàn)證是否滿足約束條件G.建立庫變量題6.在設(shè)計(jì)流程中進(jìn)行綜合有哪些優(yōu)點(diǎn)?…題9.如何驗(yàn)證庫變量是否配置正確?題10.如何使用“read”命令將VHDL或verilog代碼讀入DesignAnalyzer?題11.你可以對(duì)設(shè)計(jì)設(shè)定的兩個(gè)優(yōu)化目標(biāo)是什么?…題12.targetlibrary變量的功能是什么?實(shí)驗(yàn)?zāi)康模骸裾莆赵贒A中使用group和ungroup命令對(duì)設(shè)計(jì)進(jìn)行分區(qū)●分析一個(gè)設(shè)計(jì)的分區(qū)，如果有必要可重新分區(qū)退出DA1.啟動(dòng)DA5.下圖中，在空白處畫出“PRGRMCNTTOP”的模原始分區(qū)重分區(qū)6.從設(shè)計(jì)視圖中移出所有的設(shè)計(jì)任務(wù)2讀原代碼和重分區(qū)2.進(jìn)入原理視圖，選擇PRCRMDECODE和PRGRMCNT3.選擇Edit-Group3.在PRGRMCNTTOP設(shè)計(jì)中執(zhí)行設(shè)計(jì)優(yōu)化(編輯)命令題1.在原代碼中正確的分區(qū)一個(gè)設(shè)計(jì)，為什么是重要的?…題2.不解組整個(gè)層和編譯一個(gè)展開的設(shè)計(jì)的一個(gè)原因是什么?PRGRMCNT進(jìn)行重新分區(qū)?題4.從一個(gè)好的分區(qū)中你可以得到哪3個(gè)有利的優(yōu)化結(jié)果?題5.在RTL代碼中怎樣進(jìn)行分區(qū)?…題6.列出兩條分區(qū)原則，以便加快編譯速度?題7.列出一條分區(qū)原則，有助于簡化設(shè)計(jì)約束?實(shí)驗(yàn)?zāi)康模骸裨u(píng)估一個(gè)帶有if語句的代碼實(shí)例●檢查循環(huán)和資源分配列出問題清單并畫出"硬件"source/vhdl/ifbad.vhdorsource/verilog/ifbad.v_ 注意：使用case語句(在Verilog中帶有平行case指令)可能是編寫這個(gè)設(shè)計(jì)練習(xí)4A的工作區(qū) 1.在一個(gè)文本編輯器中打開source/vhdl/ifbad.vhd或者source/verilog/ifbad.v2.在前面的工作區(qū)頁面中列出代碼類型的問題并畫出代碼描述的硬件3.在DA中選擇File==>Read4.雙擊source路徑，接著點(diǎn)VHDL或Verilog6.選擇OK7.進(jìn)入原理圖視圖，檢驗(yàn)GTECH結(jié)構(gòu)與你的源代碼分析的匹配8.在IF-BAD設(shè)計(jì)中執(zhí)行設(shè)計(jì)優(yōu)化(編譯)9.進(jìn)入在IF-BAD設(shè)計(jì)中沒有約束，DC將僅僅設(shè)計(jì)優(yōu)化到最小面積UNIXUNIXcpifhadhditgoodhd閱讀IF-GOOD設(shè)計(jì)(繼續(xù)讓IF-BAD在DA的內(nèi)存中)器如果比較設(shè)計(jì)的命令失敗，對(duì)IF-GOOD重新編碼，因?yàn)槟阋呀?jīng)改變6.對(duì)設(shè)計(jì)進(jìn)行編譯，并將面積與最大路徑填到結(jié)果表中7.使用RemoveallDesigns菜單(前面的實(shí)驗(yàn)中生成的)清楚DA內(nèi)存A.Aif(SELA)OUTPORT<=IN1;if(SELB)OUTPORT<=IN2;B.B實(shí)驗(yàn)4B流程圖：循環(huán)語句InInUNIX,opensource/verilog/loopbad.V moduleLOOPBADIRQBASE[1]=5'd1;OFFST[2]5'dzOFFSET(3)-OFFSET{5]#5'd16;OPpSErDeterminethehighestphighestpriority. *00100*01000,100010001,2IMNERAOORINNERADDROPFSE canstantOPFSET,TABLR8x5__CalculateAddreseofinterrup問題九：在LOOPBAD編碼中描述了多少加法器和多路轉(zhuǎn)換開關(guān)?問題十四：綜合一個(gè)for循環(huán)需要多少設(shè)計(jì)編譯器? 1.在riscdesign目錄下啟動(dòng)DC-tcl 2.檢查對(duì)初始建立變量的定義。3.讀取設(shè)計(jì)unmapped/PRGRMCNTTOP___題2題2DC內(nèi)存中由那些庫?1.生成目標(biāo)庫的報(bào)告題3工藝庫的名稱是什么?.題4時(shí)間單元是什么?題5電容負(fù)載單元是什么?.任務(wù)3約束PRGRMCNTTOP執(zhí)行下列命令創(chuàng)建一個(gè)名為myclk的時(shí)鐘，周期為4ns。時(shí)鐘埠名為Clk:3.為了防止DC試圖緩沖一個(gè)時(shí)鐘網(wǎng)絡(luò)，需要給時(shí)鐘對(duì)象附加一個(gè) setclockuncertainty0.25[getclocksmyclk] 在輸入時(shí)延部分，檢查對(duì)所有的輸入埠(除Clk以外)的輸入時(shí)延的最大上在輸出時(shí)延部分，檢查對(duì)所有的輸出埠(除Clk以外)的輸出時(shí)延的最大上3.所有約束都加上后保存設(shè)計(jì)下次你可以使用這個(gè)保存過的文檔而不需要把以上的命令全部重新鍵入一你可以使用下列命令，將所有設(shè)計(jì)和庫從DC內(nèi)存中清除：(不完全必要)題6讀入PRGRM-CNT-TOP的未映像過的db檔以后，在對(duì)設(shè)計(jì)應(yīng)用約束__之前為什么要將設(shè)計(jì)重啟?題7.為什么在加約束前檢查庫中的時(shí)間單元是重要的?…題8.寫一條命令用于設(shè)置最大面積為500?題9.時(shí)序和面積要求哪一個(gè)擁有更高的優(yōu)先級(jí)題10.為什么對(duì)時(shí)鐘對(duì)象加上don'ttouchnetwork是重要的?__題11.setmaxarea命令對(duì)設(shè)計(jì)加上了一條屬性，這個(gè)屬性的名稱是什么?__題12.如何檢查面積要求已經(jīng)被加在設(shè)計(jì)上了?31.在什么溫度和電壓條件下會(huì)發(fā)生最差(慢)的操作條件?4.說出在這個(gè)實(shí)驗(yàn)中可用來檢查你的工作的兩個(gè)DC命令5.如果沒有精確地模擬埠環(huán)境，可能會(huì)發(fā)生什么情況?_在應(yīng)用了一個(gè)新的約束并確定能正確工作后，將命令加入到約束腳本文件問題6什么是默認(rèn)的操作條件?3.設(shè)置聯(lián)機(jī)負(fù)載模型你所使用的庫有自動(dòng)聯(lián)機(jī)負(fù)載模型選擇，也就是說DC會(huì)基于模塊的面積自動(dòng)地選擇聯(lián)機(jī)負(fù)載模型。 問題7在coreslow.db文件中定義了多少聯(lián)機(jī)負(fù)載模型?有7個(gè)聯(lián)機(jī)負(fù)載模型， 從5Kgates到320Kgates…問題8如果有200,000個(gè)模塊，DC會(huì)選擇什么樣的WLM?DC會(huì)選擇“40KGATES”的聯(lián)機(jī)負(fù)載模型問題9在上述WLM中電阻的基本單元是什么?…4.建立端口環(huán)境模型口。使用在本實(shí)驗(yàn)開始處的表格說明的flip-flop。命令的格式如下：記住，這允許DC使用“drivingcell”的特征更準(zhǔn)確的計(jì)如果你鍵入[allinputs]指明你所有的埠列表，你需要通過以下兩條命令移除并驗(yàn)證時(shí)鐘端口驅(qū)動(dòng)單元5.報(bào)告驅(qū)動(dòng)單元的屬性使用命令setdrivingcell生成移個(gè)UID-401,告知你對(duì)輸入埠應(yīng)用了移個(gè)設(shè)計(jì)規(guī)則使用以下命令顯示所有驅(qū)動(dòng)單元引腳的屬性問題10單元dfeflal的引腳名字是什么?問題11maxcapacitance這個(gè)設(shè)計(jì)規(guī)則的涵義是什么? 確認(rèn)設(shè)計(jì)PRGRMCNTTOP型是5KGAES5.執(zhí)行可供測試的編譯問題12設(shè)計(jì)達(dá)到時(shí)序要求了嗎?問題13為什么要在輸出埠上模擬引腳電容性的負(fù)載問題14聯(lián)機(jī)負(fù)載模型能提供哪3條信息?問題15列出至少7個(gè)在本實(shí)驗(yàn)或以前的實(shí)驗(yàn)中使用的dcsheell-t命令，這些命令用于在設(shè)計(jì)中設(shè)置約束和屬性Note:fdeflalcontainstwooftheletter"one"character,andno"L"charactersMaxCapacitanceAllowedonaninputports:(exceptforClkport)5“and2al"cells,pin"A”3利用下圖決定輸入和輸出時(shí)延的保持時(shí)間的計(jì)算。題1以上說明中完成命令，填入下面空白處：題2沒有準(zhǔn)確地對(duì)埠進(jìn)行約束可能會(huì)造成什么影響?__任務(wù)2讀入映像過的PC.db文件任務(wù)3生成報(bào)告注意此時(shí)時(shí)鐘信號(hào)偏斜(0.25ns)和輸出約束(0.30ns)造成數(shù)據(jù)需要時(shí)間任務(wù)4檢查設(shè)計(jì)規(guī)則的違規(guī)任務(wù)5生成報(bào)告題3此時(shí)PRGRMCNTTOP違反了建立時(shí)間時(shí)序約束，這是為什么?__題4下一個(gè)合理步驟是什么?任務(wù)6檢查時(shí)序違規(guī)3.退出設(shè)計(jì)(不要覆蓋為mapped/PC.db文件)。任務(wù)1讀入映像后的PRGRMCNTTOP設(shè)計(jì)任務(wù)2生成四種時(shí)序報(bào)告并進(jìn)行解釋題1在PRGRMCNTTOP中是否存在未被應(yīng)用約束的時(shí)序路徑?(使用__題2在PRGRMCNTTOP中由多少組路徑?(使用reportpathgroup命令)題3這是一個(gè)建立時(shí)間的時(shí)序報(bào)告還是保持時(shí)間的時(shí)序報(bào)告?題4起始點(diǎn)是什么?(輸入埠還是內(nèi)部寄存器的clk引腳)題5終止點(diǎn)是什么?題9什么是“輸入時(shí)延”?它是怎么產(chǎn)生的?題10對(duì)于設(shè)計(jì)的分區(qū)你有什么看法?題11captureregister的建立時(shí)間要求是什么?題12時(shí)鐘不確定性的數(shù)值代表什么?題13這個(gè)時(shí)序報(bào)告和默認(rèn)的時(shí)序報(bào)告之間有什么不同?題14什么時(shí)延是和每個(gè)網(wǎng)絡(luò)相關(guān)的，為什么時(shí)延是零?題15"扇出"一欄代表什么?題16這是一個(gè)建立時(shí)間的時(shí)序報(bào)告還是保持時(shí)間的時(shí)序報(bào)告?題17起始點(diǎn)是什么?題18終止點(diǎn)是什么?題19這個(gè)時(shí)序路徑是否滿足約束條件?這個(gè)時(shí)序報(bào)告是在什么操作條件下生成的?題20這個(gè)時(shí)序報(bào)告是在什么操作條件下生成的?題21是否存在什么合適保持時(shí)間計(jì)算的操作條件?題22終止點(diǎn)的保持時(shí)間的要求是什么?題23launchingregister的時(shí)延是多少?題24這個(gè)時(shí)延是否能滿足保持時(shí)間的要求?題25你如何使用reporttiming去得到10個(gè)最差建立時(shí)間時(shí)序路徑的時(shí)序報(bào)告?題26你如何能僅僅得到一個(gè)每條違規(guī)時(shí)序路徑的總結(jié)?實(shí)驗(yàn)?zāi)康模骸駥懸粋€(gè)DC-tcl腳本文件用來編譯一系列設(shè)計(jì)約束對(duì)每個(gè)設(shè)計(jì)而言，若設(shè)計(jì)名稱和不帶“.db”的文件名相同。比如，假如文件名為PRGRMCNTTOP.db,設(shè)計(jì)名為PRGRMCNTTOP。腳本檔應(yīng)執(zhí)行如下操作：●一系列設(shè)計(jì)(一次一個(gè))將被讀入dcshell-t_●對(duì)每個(gè)設(shè)計(jì)而言，你將：

把它置為當(dāng)前設(shè)計(jì)

執(zhí)行一次link

應(yīng)用實(shí)驗(yàn)6中的constraints.tcl腳本文件

執(zhí)行一個(gè)可供測試的編譯

在reports目錄下生成由約束和時(shí)序報(bào)告產(chǎn)生的結(jié)果，并用一個(gè)有意義的名稱如PRGRMCNTTOP.rpt進(jìn)行保存_這個(gè)腳本檔須使用foreachloop編譯三個(gè)設(shè)計(jì){PRGRMCNTTOP,任務(wù)2驗(yàn)證設(shè)計(jì)結(jié)果6中一樣滿足約束。題1你能解釋是什么造成這些約束失敗的嗎?4.退出DC本實(shí)驗(yàn)將使你更好的理解靜態(tài)時(shí)序分析是如何進(jìn)行的以及時(shí)序排除是如何正確 任務(wù)1讀入映像后的設(shè)計(jì)任務(wù)2對(duì)設(shè)計(jì)加時(shí)序約束1.一個(gè)包含以上說明的約束腳本被創(chuàng)建以供使用。應(yīng)用約束文件 題2最差負(fù)向松弛度有多大?題3什么路徑顯示出這種違規(guī)?任務(wù)3使用Max-Delay約束題4數(shù)據(jù)什么時(shí)候能到達(dá)輸入埠?題5期望獲得的數(shù)據(jù)什么時(shí)候能到達(dá)輸出埠?題6關(guān)鍵路徑的最大路徑時(shí)延約束是什么?組合邏輯路徑的最大傳播時(shí)延應(yīng)被約束為10ns。這意味著需要對(duì)約束條件進(jìn)行一下..(實(shí)際上在任務(wù)4中你將發(fā)現(xiàn)這條命令將產(chǎn)生很多不期望的行為。你需要尋找更題7此時(shí)哪條路徑是違規(guī)最嚴(yán)重的?(提示：寄存器參數(shù)名始終以時(shí)鐘路徑，它連接了三條路徑(不是默認(rèn)的一條)。需要對(duì)此再次進(jìn)行排除。題8此時(shí)哪條路徑違規(guī)了?發(fā)生了什么?了一個(gè)嚴(yán)重的違規(guī)，代替了組合邏輯路徑的值為5.65的最差負(fù)向松弛度。對(duì)寄存器寄存器路徑應(yīng)用多時(shí)鐘約束之后，再回到組合邏輯路徑，發(fā)現(xiàn)它的最差負(fù)的?題10注意“數(shù)據(jù)要求時(shí)間”部分的4ns的“輸出外部時(shí)延”—這是從哪產(chǎn)生的?題11這條組合邏輯路徑的最大路徑時(shí)延是什么?.這可以在時(shí)序報(bào)告中看到。內(nèi)部邏輯的最大時(shí)延的約束值(10ns)減時(shí)延值2ns和輸出外部時(shí)延值4ns,對(duì)組合邏輯路徑的最大時(shí)延約束為從這里你明白了什么?任務(wù)5使用虛擬時(shí)鐘4ns2ns_該圖顯示設(shè)計(jì)中存在clk和vclk兩個(gè)時(shí)鐘。你將使用clk約束時(shí)序路徑，而所以vclk的周期應(yīng)為10ns,而輸入和輸出時(shí)延為0。題12什么是WNS?……vclkcomyelkcomyelkseg__題14是否所有的路徑都達(dá)到了建立時(shí)間時(shí)序約束?題15這些保持時(shí)間的違規(guī)是從哪突然產(chǎn)生的?…任務(wù)7返回多時(shí)鐘路徑題16對(duì)于“clk”信號(hào)，在獲得什么邊沿信號(hào)的時(shí)候保持時(shí)間檢查被執(zhí)行?題17違規(guī)是否都消失了?●解決設(shè)計(jì)的時(shí)序違規(guī)實(shí)驗(yàn)流程DefaultCellDrivingInputPorts(exceptClk)任務(wù)1讀入并編譯設(shè)計(jì)題2在最終的電路中有多少觸發(fā)器?題3有多少寄存器被涉及到?…題4和代碼一致嗎?4.編譯設(shè)計(jì)任務(wù)2使設(shè)計(jì)符合時(shí)序要求我們的辦法使重新編寫代碼，設(shè)計(jì)描述了兩個(gè)加法器和一個(gè)多路選擇器。允許望能使用DesignWare基礎(chǔ)庫組件。2.重命名NEWCALC的模塊實(shí)體3.改寫NEWCALC,這樣輸入埠控制就不是關(guān)鍵路徑的一部分4.讀入NEWCALC的源代碼。7.編譯NEWCALC設(shè)計(jì)。8.檢查時(shí)序9.鍵入以下命令找出已編譯的檔是否包含DesignWare的慢速執(zhí)行：11.再次檢查時(shí)序。關(guān)鍵路徑的松弛度應(yīng)該載時(shí)序約束的15%范圍內(nèi)。12.檢查仍存在的時(shí)序違規(guī)。設(shè)計(jì)#2:“轉(zhuǎn)換器”說明任務(wù)3使用腳本編譯設(shè)計(jì)3.約束并編譯設(shè)計(jì)題5設(shè)計(jì)符合時(shí)序要求嗎?題7使用題7使用reportcompileoptions如何避免錯(cuò)誤?題6對(duì)6位加法器，在不使用DesignWare基礎(chǔ)庫的情況下，哪種結(jié)構(gòu)最快....題8邏輯級(jí)優(yōu)化的兩個(gè)選項(xiàng)是什么?.題9門級(jí)優(yōu)化的兩個(gè)選項(xiàng)是什么?題10你在編譯門級(jí)設(shè)計(jì)的時(shí)候高級(jí)別(結(jié)構(gòu)上的)的優(yōu)化會(huì)發(fā)生嗎?題11算法方程中的圓括號(hào)如何影響高級(jí)別優(yōu)化?題12在優(yōu)化并映像完設(shè)計(jì)以后DesignCompiler做的最后一件工作是什么?DesignCompiler認(rèn)為輸入和輸出時(shí)延作為最大時(shí)延約束先前就被指定到埠了；這可以在時(shí)序報(bào)告中看到。內(nèi)部邏輯的最大時(shí)延的約束數(shù)量(10ns)●應(yīng)用uniquify和compile+donttouch方法解決多實(shí)例化問題題2哪種方法占用較少內(nèi)存?題2哪種方法占用較少內(nèi)存?1.通過回答下列三個(gè)問題比較兩種方法題1哪種方法更容易執(zhí)行?題1哪種方法更容易執(zhí)行?題3哪種方法可以得到較好的優(yōu)化結(jié)果?2.將未映像過的設(shè)計(jì)STACKTOP讀入DesignCompiler(dcshell-t)(unmapped/STACKTOP.db),回答下列問題：題4STACK題4STACKTOP中哪個(gè)設(shè)計(jì)是多實(shí)例化的?題5如果你將題5如果你將STACKTOP唯一化會(huì)發(fā)生什么?題6對(duì)于“compile+setdonttouch”方法，哪一個(gè)設(shè)計(jì)(STACKFSM還是STACKSTACKMEM)應(yīng)當(dāng)被預(yù)編譯并獲得donttouch屬性?題7你會(huì)選擇哪中方法去執(zhí)行?為什么?實(shí)驗(yàn)流程donttouch.tcl__ ●讀入未映像過的設(shè)計(jì)unmapped/STACKTOP.db。_●應(yīng)用腳本文件scripts/constraints.tcl_ ●使用checkdesign去驗(yàn)證多實(shí)例化問題是否已被解決 ●生成約束報(bào)告(reportconstraint-all)和一個(gè)器件報(bào)告(reportcell),并●把映像過的設(shè)計(jì)和整個(gè)層次保存到