第八章 MOS基本邏輯單元

第八章MOS基本邏輯單元8.1NMOS邏輯結(jié)構(gòu)8.2CMOS邏輯結(jié)構(gòu)8.4影響門的電氣和物理結(jié)構(gòu)設(shè)計(jì)的因素8.6傳輸門邏輯8.7RS觸發(fā)器8.9D觸發(fā)器

MOS管的串、并聯(lián)特性晶體管的驅(qū)動(dòng)能力是用其導(dǎo)電因子β來表示的，β值越大，其驅(qū)動(dòng)能力越強(qiáng)。多個(gè)管子的串、并情況下，其等效導(dǎo)電因子應(yīng)如何推導(dǎo)？一、兩管串聯(lián)：設(shè)：Vt相同，工作在線性區(qū)。將上式代入（1）得：由等效管得：比較（3）（4）得：同理可推出N個(gè)管子串聯(lián)使用時(shí)，其等效增益因子為：二、兩管并聯(lián)：

同理可證，N個(gè)Vt相等的管子并聯(lián)使用時(shí)：8.1NMOS邏輯結(jié)構(gòu)負(fù)載是耗盡型NMOS管。輸入都是0時(shí)，兩個(gè)驅(qū)動(dòng)管同時(shí)截止，輸出高電平；有一管輸入1時(shí)，輸出低電平；8.1.1NMOS或非門電路NMOS或非門可見VOL小于只有一個(gè)驅(qū)動(dòng)管導(dǎo)通的情況。設(shè)計(jì)VOL時(shí)應(yīng)考慮寬長比最小的驅(qū)動(dòng)管對(duì)VOL的影響（原因？）8.1.2NMOS與非門電路可見與非門的VOL為反相器的兩倍為了得到與反相器相同的VOL需要增大驅(qū)動(dòng)管的尺寸?？梢酝ㄟ^將多個(gè)驅(qū)動(dòng)管串聯(lián)的方式得到多輸入與非門，如圖8.6所示，但是為了得到與反相器相同的VOL，每個(gè)驅(qū)動(dòng)管長度應(yīng)增大N倍（N為輸入端數(shù)）。NMOS邏輯以或非門為主。8.1.3NMOS組合邏輯電路P139圖8.7為E/DNMOS的組合邏輯電路，其邏輯關(guān)系。。。輸出低電平VOL，最壞情況發(fā)生在IL=IA或IL=IB時(shí)，即只有一條支路導(dǎo)通時(shí)。晶體管器件參數(shù)W/L的取值：如果(W/L)A和(W/L)B是最小寬長比值，則電路可簡化為一個(gè)二輸入的或非電路（為什么？），此時(shí)的VOL值為：

或圖8.8異或門8.2CMOS邏輯結(jié)構(gòu)

CMOS邏輯門分析方法與NMOS相似，但是CMOS可以設(shè)計(jì)成無比的電路。CMOS與非門CMOS或非門8.2.1CMOS互補(bǔ)邏輯8.2.2偽NMOS結(jié)構(gòu)提供了一種再CMOS邏輯中模擬NMOS電路的方法優(yōu)點(diǎn)：由于輸入函數(shù)的每個(gè)變量僅用一個(gè)MOS管，所以最小負(fù)載可以是一個(gè)單位柵極負(fù)載。而CMOS負(fù)載是兩個(gè)單位柵極負(fù)載。主要問題：“下拉電路”導(dǎo)通時(shí)要產(chǎn)生靜態(tài)功耗。8.2.3動(dòng)態(tài)CMOS邏輯其核心是一個(gè)NMOS管邏輯塊缺點(diǎn)：1）輸入信號(hào)只能在預(yù)充期間內(nèi)改變2）簡單的單相時(shí)鐘動(dòng)態(tài)CMOS門不能進(jìn)行級(jí)聯(lián)預(yù)充管：充電到VDD求值管：有條件的放電圖8.14級(jí)連的動(dòng)態(tài)CMOS邏輯ФФФN1N2沒有繼續(xù)放電繼續(xù)放電預(yù)充求值第二個(gè)N型邏輯塊的輸入求值期間變化了8.4影響門的電氣和物理結(jié)構(gòu)設(shè)計(jì)的因素8.4.1MOS管的串聯(lián)和并聯(lián)（如圖8.22所示MOS管串聯(lián)和并聯(lián)）m個(gè)NMOS串聯(lián)下降時(shí)間為tm，k個(gè)PMOS管串聯(lián)上升時(shí)間為kt并聯(lián)則下降上升時(shí)間下降為原來的t/m和t/k8.4.2襯偏調(diào)制效應(yīng)

與輸出端相連的NMOS管的源極電位與襯底電位不相等，則該開關(guān)管速度就較慢。（如圖8.24a所示）A，B，C三個(gè)NMOS截止，D管導(dǎo)通之后又截止，將D管源極電容C1充電至高電平；所有輸入同時(shí)變?yōu)楦唠娖?，由于D管源極電容C1將通過ABC三個(gè)管放電，C1電荷被放掉后D管才導(dǎo)通，D管導(dǎo)通速度較慢。8.4.3源漏電容在版圖設(shè)計(jì)中常把源漏區(qū)合并在一起以減小寄生電容，如NMOS或非門版圖中把NMOS管漏區(qū)合并（即使用同一個(gè)漏極），從而減小輸出端電容。如圖8.25實(shí)現(xiàn)函數(shù)F=（A+B+C）D的門電路