全加器電路實驗報告_第1頁
全加器電路實驗報告_第2頁
全加器電路實驗報告_第3頁
全文預覽已結束

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

全加器電路實驗報告實驗任務用與非門和異或門設計一個1位全加器電路，然后在實驗板上實現自己設計的邏輯電路，并驗證是否正確。實驗原理在將兩個多位二進制數相加時，除了最低位以外，每一位都應該考慮來自低位的進位，即將兩個對應位的加數和來自低位的進位三個數相加。這種運算稱為全加，所用的電路稱為全加器。按照二進制加法運算規(guī)則，可以得到如下表所示全加器真值表。其中，A、B是兩個加數，CI是來自低位的進位，S是相加的和，CO是向高位的進位。將S、CO和A、B、CI的關系寫成邏輯表達式則得到：S=CI’A’B+CI’AB’+CIA’B’+CIAB=A⊕B⊕CI

CO=CI’AB+CIA’B+CI’AB’+CIAB=AB+AC+BC邏輯電路（使用與非門和異或門構成）VerilogHDL建模描述moduleadder1

(

inputwirea,

//輸入的低位進位及兩個加數cin、a、b

inputwireb,

inputwirecin,

outputwiresum,

//輸出的和與進位

outputwirecout

);

wire

s1,s2,s3;

//定義中間變量

xor(s1,a,b);

//調用基本異或門

xor(sum,s1,cin);

nand(s2,a,b);

//調用基本與非門

nand(s3,s1,cin);

and

(cout,s2,s3);

endmodule實驗步驟1.打開LatticeDiamond，建立工程。2.新建VerilogHDL設計文件，并鍵入設計代碼。3.綜合并分配管腳，將輸入信號cin、a、b分配至撥碼開關，將輸出信號sum、cout分配至板卡上的LED。cin/M7,a/M8,b/M9,sum/N13,cout/M12

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網僅提供信息存儲空間，僅對用戶上傳內容的表現方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論