基于FPGA電子琴設(shè)計(jì)實(shí)驗(yàn)報(bào)告

西南科技大學(xué)電工學(xué)，電子技術(shù)學(xué)生實(shí)驗(yàn)報(bào)告課程名稱(chēng)FPGA現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)名稱(chēng)硬件電子琴電路設(shè)計(jì)姓名學(xué)號(hào)20095885 班級(jí)電子0902指導(dǎo)老師評(píng)分2012年4月19日實(shí)驗(yàn)?zāi)康模哼M(jìn)一步熟悉QUARTUSII軟件的使用。學(xué)習(xí)和熟悉時(shí)序電路的設(shè)計(jì)，仿真和硬件測(cè)試。學(xué)習(xí)利用數(shù)控分頻器設(shè)計(jì)硬件電子琴實(shí)驗(yàn)。實(shí)驗(yàn)原理：主系統(tǒng)由3個(gè)模塊組成，例1是頂層設(shè)計(jì)文件，其內(nèi)部有三個(gè)功能模塊（如圖1所示）：Speakera.v(例4)和ToneTaba.v(例3)，NoteTabs.v(例2)。模塊ToneTaba是音階發(fā)生器，當(dāng)8位發(fā)聲控制輸入Index中某一位為高電平時(shí)，則對(duì)應(yīng)某一音階的數(shù)值將從端口Tone輸出，作為獲得該音階的分頻預(yù)置值；同時(shí)由Code輸出對(duì)應(yīng)該音階簡(jiǎn)譜的顯示數(shù)碼，如‘5’，并由High輸出指示音階高8度顯示。模塊Speakera中的主要電路是一個(gè)數(shù)控分頻器，它由一個(gè)初值可預(yù)置的加法計(jì)數(shù)器構(gòu)成，當(dāng)模塊Speakera由端口Tone獲得一個(gè)2進(jìn)制數(shù)后，將以此值為計(jì)數(shù)器的預(yù)置數(shù)，對(duì)端口Clk12MHZ輸入的頻率進(jìn)行分頻，之后由Spkout向揚(yáng)聲器輸出發(fā)聲。增加一個(gè)NoteTabs模塊用于產(chǎn)生節(jié)拍控制（Index數(shù)據(jù)存留時(shí)間）和音階選擇信號(hào)，即在NoteTabs模塊放置一個(gè)樂(lè)曲曲譜真值表，由一個(gè)計(jì)數(shù)器的計(jì)數(shù)值來(lái)控制此真值表的輸出，而由此計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)作為樂(lè)曲節(jié)拍控制信號(hào)，從而可以設(shè)計(jì)出一個(gè)純硬件的樂(lè)曲自動(dòng)演奏電路。實(shí)驗(yàn)內(nèi)容和步驟：打開(kāi)桌面上的QUARTUSII軟件。選擇File菜單建立XULIEQI的工程(project)，參數(shù)按實(shí)驗(yàn)指導(dǎo)書(shū)設(shè)置。由File->new,可打開(kāi)下面的選項(xiàng)，選擇VerilogHDLFile，按ok繼續(xù)。在在打開(kāi)的空白文檔，編輯頂層模塊的Verilog描述，并保存。modulesonger(Clk1,Clk2,Code1,High1,Spkout);inputClk1,Clk2;output[3:0]Code1;outputHigh1,Spkout;wire[10:0]Tone;wire[3:0]ToneIndex;wireQ1,Q2;NoteTabsu0(.Clk(Q2), .ToneIndex(ToneIndex));ToneTabau1(.Index(ToneIndex),.Code(Code1),.High(High1),.Tone(Tone));Speakerau2(.Clk(Q1),.Tone(Tone),.SpkS(Spkout));div_50u3(.Clk1(Clk1),.Q1(Q1));div_27u4(.Clk2(Clk2),.Q2(Q2));Endmodule由File->new,可打開(kāi)下面的選項(xiàng)，選擇VerilogHDLFile，按ok繼續(xù)。在在打開(kāi)的空白文檔，編輯NoteTabs的Verilog描述，并保存。moduleNoteTabs(Clk,ToneIndex);inputClk;output[3:0]ToneIndex;reg[7:0]Counter;always@(posedgeClk)beginif(Counter>=138) Counter<=8'b00000000; elseCounter<=Counter+1'b1;endMusicu5(.address(Counter), .clock(Clk), .q(ToneIndex));endmodule由File->new,可打開(kāi)下面的選項(xiàng)，選擇VerilogHDLFile，按ok繼續(xù)。在在打開(kāi)的空白文檔，編輯ToneTaba的Verilog描述，并保存；進(jìn)行功能仿真、全編譯、時(shí)序仿真moduleToneTaba(Index,Code,High,Tone);input[3:0]Index;output[3:0]Code;outputHigh;output[10:0]Tone;reg[3:0]Code;regHigh;reg[10:0]Tone;always@(Index)begincase(Index)4'b0000:beginTone<=11'b11111111111;Code<=4'b0000;High<=1'b0;end//20474'b0001:beginTone<=11'b01100000101;Code<=4'b0001;High<=1'b0;end//7734'b0010:beginTone<=11'b01110010000;Code<=4'b0010;High<=1'b0;end//9124'b0011:beginTone<=11'b10000001100;Code<=4'b0011;High<=1'b0;end//10364'b0101:beginTone<=11'b10010101101;Code<=4'b0101;High<=1'b0;end//11974'b0110:beginTone<=11'b10100001010;Code<=4'b0110;High<=1'b0;end//12904'b0111:beginTone<=11'b10101011100;Code<=4'b0111;High<=1'b0;end//1372;4'b1000:beginTone<=11'b10110000010;Code<=4'b0001;High<=1'b1;end//1410;4'b1001:beginTone<=11'b10111001000;Code<=4'b0010;High<=1'b1;end//1480;4'b1010:beginTone<=11'b11000000110;Code<=4'b0011;High<=1'b1;end//1542;4'b1100:beginTone<=11'b11001010110;Code<=4'b0101;High<=1'b1;end//1622;4'b1101:beginTone<=11'b11010000100;Code<=4'b0110;High<=1'b1;end//1668;4'b1111:beginTone<=11'b11011000000;Code<=4'b0001;High<=1'b1;end//1728;default:beginTone<=11'b11111111111;Code<=4'b0000;High<=1'b0;end//2047endcaseendendmodule功能仿真圖（5）：時(shí)序仿真圖（6）：由File->new,可打開(kāi)下面的選項(xiàng)，選擇VerilogHDLFile，按ok繼續(xù)。在在打開(kāi)的空白文檔，編輯Speakera的Verilog描述，并保存；進(jìn)行功能仿真、全編譯、時(shí)序仿真moduleSpeakera(Clk,Tone,SpkS);inputClk;input[10:0]Tone;outputSpkS;regPreClk;regFullSpkS;reg[3:0]Count4;reg[10:0]Count11;regCount2;regSpkS;always@(posedgeClk)beginif(Count4>11)beginPreClk<=1'b1;Count4<=1;endelsebeginPreClk<=1'b0;Count4<=Count4+1'b1;endendalways@(posedgePreClk)beginif(Count11>=11'h7FF)beginCount11<=Tone;FullSpkS<=1'b1;endelsebeginCount11<=Count11+1'b1;FullSpkS<=0;endendalways@(posedgeFullSpkS)beginCount2<=~Count2;if(Count2==1'b1) SpkS<=1'b1;elseSpkS<=1'b0;endendmodule功能仿真(7):時(shí)序仿真(8):由File->new,可打開(kāi)下面的選項(xiàng)，選擇VerilogHDLFile，按ok繼續(xù)。在在打開(kāi)的空白文檔，編輯50M_12.5M分頻器的Verilog描述，并保存；進(jìn)行功能仿真、全編譯、時(shí)序仿真modulediv_50(clk1,Q1);inputclk1;outputQ1;regQ1;reg[1:0]count;always@(posedgeClk1)begin if(count==3) count<=0; else count<=count+1;endalways@(count)begin if(count==3) Q1<=1; else Q1<=0;endendmodule功能仿真(7):時(shí)序仿真(8):由File->new,可打開(kāi)下面的選項(xiàng)，選擇VerilogHDLFile，按ok繼續(xù)。在在打開(kāi)的空白文檔，編輯div_27分頻器的Verilog描述，并保存；進(jìn)行功能仿真、全編譯、時(shí)序仿真modulediv_27(Clk2,Q2);inputClk2; outputQ2; wireQ2;//分頻后的時(shí)鐘信號(hào)，4HZ reg[22:0]count; //寄存器循環(huán)計(jì)數(shù) always@(posedgeClk2)//當(dāng)Clk2上升沿時(shí)就執(zhí)行一次過(guò)程語(yǔ)句 begin if(count<6750000) count<=count+1'b1; else count<=23'b0; end assignQ2=(count<3375000)?0:1;endmodule編輯“梁?！睒?lè)曲演奏數(shù)據(jù)的ROM模塊Music鎖引腳下載及調(diào)試選擇LEDR3~LEDR0發(fā)光管顯示