EDA實(shí)驗(yàn)報(bào)告范文

EDA實(shí)驗(yàn)報(bào)告電科133-27-李玲玲實(shí)驗(yàn)一：“四選一“多路選擇器一、實(shí)驗(yàn)?zāi)康耐ㄟ^(guò)實(shí)驗(yàn)讓顧客逐步理解、熟悉和掌握FPGA開(kāi)發(fā)軟件QuartusⅡ的使用辦法及VHDL的編程辦法。二、實(shí)驗(yàn)內(nèi)容描述一種“四選一“多路選擇器，通過(guò)實(shí)驗(yàn)實(shí)現(xiàn)一種四選一的多路選擇器，觀察其波形圖，實(shí)現(xiàn)四選一的原理三、實(shí)驗(yàn)原理a,b,c,d是四個(gè)輸入端口，s1和s0為通道選擇控制信號(hào)端，y為輸出端。當(dāng)s1和s0取值分別為00,01,10和11時(shí)，輸出端y將分別輸出來(lái)自輸入口a,b,c,d4個(gè)輸入口分別輸入不同頻率信號(hào)時(shí)，針對(duì)選通控制端s1，s0的不同電平選擇，則輸出端y有對(duì)應(yīng)的信號(hào)輸出。四、實(shí)驗(yàn)環(huán)節(jié)1）使用QuartusⅡ建立工程打開(kāi)QuartusⅡ軟件并建立工程；建立圖形設(shè)計(jì)文獻(xiàn)；建立文本編輯文獻(xiàn)；2）QuartusⅡ工程設(shè)計(jì)在VHDL文獻(xiàn)中編寫(xiě)源程序，從設(shè)計(jì)文獻(xiàn)創(chuàng)立模塊，將led.bsf模塊添加到QuartusⅡ頂層模塊，添加引腳和其它基本單元3）設(shè)立編譯選項(xiàng)并編譯硬件系統(tǒng)設(shè)立編譯選項(xiàng)，編譯硬件系統(tǒng)，查看編譯報(bào)告，下載硬件設(shè)計(jì)到目的FPGA五、實(shí)驗(yàn)參考程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYledISPORT(a,b,c,d:INSTD_LOGIC;s0,s1:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYled;ARCHITECTUREBHVOFledISSIGNALS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINS<=s1&s0;PROCESS(s1,s0)BEGINCASE(S)ISWHEN"00"=>y<=a;WHEN"01"=>y<=b;WHEN"10"=>y<=c;WHEN"11"=>y<=d;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREBHV;六、實(shí)驗(yàn)總結(jié)實(shí)驗(yàn)二：I/O控制實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康耐ㄟ^(guò)此實(shí)驗(yàn)讓顧客進(jìn)一步理解、熟悉和掌握CPLD/FPGA開(kāi)發(fā)軟件的使用辦法及VHDL的編程辦法，并熟悉以VHDL文獻(xiàn)為頂層模塊的設(shè)計(jì)；學(xué)好并體會(huì)分支條件語(yǔ)句case的使用辦法及FPGAI/O的輸入/輸出控制。二、實(shí)驗(yàn)內(nèi)容SmartSOPC實(shí)驗(yàn)箱上完畢8個(gè)按鍵KEY1-KEY8和8個(gè)發(fā)光二極管LED1-LED8。本實(shí)驗(yàn)內(nèi)容是規(guī)定在SmartSOPC實(shí)驗(yàn)箱上完畢對(duì)8個(gè)按鍵KEY1-KEY8進(jìn)行監(jiān)控，一旦有鍵入則判斷其鍵值，并點(diǎn)亮對(duì)應(yīng)的發(fā)光二極管。例如：若KEY3按下，則點(diǎn)亮LED1-LED3發(fā)光管。三、實(shí)驗(yàn)原理SmartSOPC實(shí)驗(yàn)箱8個(gè)發(fā)光二極管LED1-LED8的電路原理如圖2.44所示，芯片輸出后通過(guò)串連一種限流電阻和一種發(fā)光二極管構(gòu)成，發(fā)光管采用共陽(yáng)接法，減少芯片引腳的輸出功率?？刂埔_為低電平時(shí)，LED點(diǎn)亮；控制引腳為高電平時(shí)，LED不亮；SmartSOPC實(shí)驗(yàn)箱8個(gè)按鍵KEY1-KEY8的電路原理圖如圖2.45所示，芯片輸入通過(guò)串聯(lián)一種限流電阻和一種按鍵開(kāi)關(guān)構(gòu)成，開(kāi)關(guān)采用共陰接法，減少系統(tǒng)的運(yùn)行功率。按鈕按下時(shí)，輸入引腳為低電平，度數(shù)為0；按鈕懸空時(shí)，輸入引腳為高電平，度數(shù)為1。FPGA的全部I/O引腳單獨(dú)配備為輸入口，但是這種配備是系統(tǒng)自動(dòng)完畢的。當(dāng)該I/O口被設(shè)立為輸入口使用時(shí)，該I/O控制模塊將直接使三態(tài)緩沖區(qū)的控制端接地，使得該I/O引腳對(duì)外呈高阻態(tài)，這樣該I/O引腳即可用作專(zhuān)用輸入引腳。對(duì)的分派并鎖定引腳后，一旦在KEY1-KEY8中有鍵輸入，即可在檢測(cè)到鍵盤(pán)輸入的狀況下，繼續(xù)判斷其鍵盤(pán)值并作出對(duì)應(yīng)的解決。四、實(shí)驗(yàn)環(huán)節(jié)1)建立一種新的工程，編寫(xiě)VHDL程序代碼；2）實(shí)驗(yàn)箱配備引腳如表2.2，在引腳適配過(guò)程中配備對(duì)應(yīng)的引腳；表2.2引腳鎖定辦法信號(hào)引腳IC6

IC12EDA

led[0]505050led[1]535353led[2]545454led[3]555555led[4]176176176led[5]474747led[6]484848led[7]494949key[0]121121121key[1]122122122key[2]123123123key[3]124124124key[4]143143143key[5]141141141key[6]158158158key[7]1561561563）點(diǎn)擊綜合按鍵，對(duì)系統(tǒng)進(jìn)行綜合；4）取出SmartSOPC實(shí)驗(yàn)箱，將實(shí)驗(yàn)箱上的JP6的LED0-LED7、LED1-LED8分別與FPGA引腳50、53-55、176和47-49相連，并接通電源；5）將程序下載到實(shí)驗(yàn)箱，并進(jìn)行實(shí)驗(yàn)，觀察實(shí)驗(yàn)成果，并分析其因素。五、實(shí)驗(yàn)參考程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_Arith.ALL;USEIEEE.STD_LOGIC_Unsigned.ALL;ENTITYkeyledISPORT(key:INSTD_LOGIC_VECTOR(7DOWNTO0);led:OUTSTD_LOGIC_VECTOR(7DOWNTO0));END;ARCHITECTUREoneOFkeyledISSIGNALled_r:STD_LOGIC_VECTOR(7DOWNTO0);SIGNALbuffer_r:STD_LOGIC_VECTOR(7DOWNTO0);BEGINled<=led_r;PROCESS(key,buffer_r)BEGINbuffer_r<=key;CASEbuffer_rISWHEN"11111110"=>led_r<="11111110";WHEN"11111101"=>led_r<="11111101";WHEN"11111011"=>led_r<="11111011";WHEN"11110111"=>led_r<="11110111";WHEN"11101111"=>led_r<="11101111";WHEN"11011111"=>led_r<="11011111";WHEN"10111111"=>led_r<="10111111";WHEN"01111111"=>led_r<="01111111";WHENOTHERS=>led_r<="11111111";ENDCASE;ENDPROCESS;END;六、實(shí)驗(yàn)思考1）通過(guò)按鍵單獨(dú)控制對(duì)應(yīng)的LED燈，例如Key1按下，LED1點(diǎn)亮；Key1松開(kāi)，LED1熄滅。參考程序以下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_Arith.ALL;USEIEEE.STD_LOGIC_Unsigned.ALL;ENTITYkeyledISPORT(key:INSTD_LOGIC_VECTOR(7DOWNTO0);led:OUTSTD_LOGIC_VECTOR(7DOWNTO0));END;ARCHITECTUREoneOFkeyledISSIGNALled_r:STD_LOGIC_VECTOR(7DOWNTO0);SIGNALbuffer_r:STD_LOGIC_VECTOR(7DOWNTO0);BEGINled<=led_r;PROCESS(key,buffer_r)BEGINbuffer_r<=key;IF(buffer_r(0)='0')THENled_r(0)<='0';elseled_r(0)<='1';ENDIF;IF(buffer_r(1)='0')THENled_r(1)<='0';elseled_r(1)<='1';ENDIF;IF(buffer_r(2)='0')THENled_r(2)<='0';elseled_r(2)<='1';ENDIF;IF(buffer_r(3)='0')THENled_r(3)<='0';elseled_r(3)<='1';ENDIF;IF(buffer_r(4)='0')THENled_r(4)<='0';elseled_r(4)<='1';ENDIF;IF(buffer_r(5)='0')THENled_r(5)<='0';elseled_r(5)<='1';ENDIF;IF(buffer_r(6)='0')THENled_r(6)<='0';elseled_r(6)<='1';ENDIF;IF(buffer_r(7)='0')THENled_r(7)<='0';elseled_r(7)<='1';ENDIF;ENDPROCESS;END;七、實(shí)驗(yàn)總結(jié)實(shí)驗(yàn)三：數(shù)碼管顯示實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)7段數(shù)碼管顯示譯碼器的設(shè)計(jì)，進(jìn)一步理解、熟悉和掌握FPGA開(kāi)發(fā)軟件QuartusⅡ的使用辦法及VHDL的編程辦法。二、實(shí)驗(yàn)內(nèi)容SmartSOPC實(shí)驗(yàn)箱上有兩個(gè)4位動(dòng)態(tài)共陽(yáng)數(shù)碼管LED12和LED13。本實(shí)驗(yàn)的內(nèi)容是建立7段譯碼顯示模塊，用于控制LED數(shù)碼管的動(dòng)態(tài)顯示。規(guī)定在SmartSOPC實(shí)驗(yàn)箱上的數(shù)碼管循環(huán)依次顯示0-9，A-F共16個(gè)字符。三、實(shí)驗(yàn)原理數(shù)碼管LED顯示是工程項(xiàng)目中使用較廣的一種輸出顯示顯示屏件。常見(jiàn)的數(shù)碼管有共陰和共陽(yáng)兩種。共陰數(shù)碼管是將8個(gè)發(fā)光二極管的陰極連接在一起作為公共端，而共陽(yáng)數(shù)碼管是將8個(gè)發(fā)光二極管的陽(yáng)極連接在一起作為公共端。公共端常稱(chēng)為位碼，而其它8位稱(chēng)為段碼。如圖2.46所示為共陽(yáng)數(shù)碼管及其電路，數(shù)碼管有8個(gè)段分別為：h、g、f、e、d、c、b、a和a（h為小數(shù)點(diǎn)），只要公共端為高電平“1”，某個(gè)段輸出低電平“0”則對(duì)應(yīng)的段就亮。例如，數(shù)碼管的8個(gè)段h、g、f、e、d、c、b、a分別接，1、0、1、0、0、1、0、0數(shù)碼管就顯示“2”。其硬件原理圖如圖2.46所示。其中8個(gè)位碼DIG0—DIG7和8位段碼SEGO-SEG7分別與FPGA對(duì)應(yīng)的引腳相連。這樣，只要DIG0-DIG7上始終輸出低電平“0"，則8個(gè)數(shù)碼管將顯示相似的數(shù)碼（由于8個(gè)LED數(shù)碼管的段碼線(xiàn)分別接到了同一引腳上），這樣8位動(dòng)態(tài)LED數(shù)碼管變成了靜態(tài)LED。本實(shí)驗(yàn)通過(guò)分頻進(jìn)程int_div分頻得到1hz的頻率信號(hào)，分頻后的信號(hào)觸發(fā)4位計(jì)數(shù)器的時(shí)鐘輸入端，計(jì)數(shù)循環(huán)輸出0一9、A一F共16個(gè)數(shù)。最后通過(guò)七段譯碼進(jìn)程譯碼后在數(shù)碼管上顯示出來(lái)。四、實(shí)驗(yàn)環(huán)節(jié)1)建立一種新的工程，編寫(xiě)VHDL程序代碼；2）實(shí)驗(yàn)箱配備引腳如表2.3，在引腳適配過(guò)程中配備對(duì)應(yīng)的引腳；表2.3引腳鎖定辦法信號(hào)引腳IC6IC12EDAseg[0]169169169seg[1]170170170seg[2]167167167seg[3]168168168seg[4]165165165seg[5]166166166seg[6]163163163seg[7]164164164dig[0]160160160dig[1]159159159dig[2]152162162dig[3]161161161dig[4]204236215dig[5]199237216dig[6]198238213dig[7]205239214clock2828283）點(diǎn)擊綜合按鍵，對(duì)系統(tǒng)進(jìn)行綜合；4）取出SmartSPOC實(shí)驗(yàn)箱，接通電源；5）將程序下載到實(shí)驗(yàn)箱，并進(jìn)行實(shí)驗(yàn)，觀察實(shí)驗(yàn)成果，并分析其因素。五、實(shí)驗(yàn)參考程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYSLEDsISPORT(clk:INSTD_LOGIC;dig:OUTSTD_LOGIC_VECTOR(7DOWNTO0);seg:OUTSTD_LOGIC_VECTOR(7DOWNTO0));END;ARCHITECTUREONEOFSLEDsISSIGNALCounter:IntegerSIGNALclk1:STD_LOGIC;SIGNALd:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALseg_r:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THENIFCounter=48000000-1THENcounter<=0;clk1<=Notclk1;ELSECounter<=Counter+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(clk1)BEGINIF(CLK1'EVENTANDclk1='1')THENd<=d+1;ENDIF;ENDPROCESS;PROCESS(d)BEGINCASEdISWHENX"0"=>seg_r<=X"c0";--0WHENX"1"=>seg_r<=X"f9";--1WHENX"2"=>seg_r<=X"a4";--2WHENX"3"=>seg_r<=X"b0";--3WHENX"4"=>seg_r<=X"99";--4WHENX"5"=>seg_r<=X"92";--5WHENX"6"=>seg_r<=X"82";--6WHENX"7"=>seg_r<=X"f8";--7WHENX"8"=>seg_r<=X"80";--8WHENX"9"=>seg_r<=X"90";--9WHENX"a"=>seg_r<=X"88";--aWHENX"b"=>seg_r<=X"83";--bWHENX"c"=>seg_r<=X"c6";--cWHENX"d"=>seg_r<=X"a1";--dWHENX"e"=>seg_r<=X"86";--eWHENX"f"=>seg_r<=X"8e";--fWHENOTHERS=>SEG_R<=X"FF";ENDCASE;ENDPROCESS;seg<=seg_r;DIG<="10101010";END;六、思考題實(shí)現(xiàn)數(shù)碼管的動(dòng)態(tài)顯示，即8個(gè)數(shù)碼管分別顯示0-7共八個(gè)數(shù)。參考程序以下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYSLEDsISPORT(clk:INSTD_LOGIC;dig:OUTSTD_LOGIC_VECTOR(7DOWNTO0);seg:OUTSTD_LOGIC_VECTOR(7DOWNTO0));END;ARCHITECTUREONEOFSLEDsISSIGNALCounter:IntegerSIGNALclk1:STD_LOGIC;SIGNALd:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALf:STD_LOGIC_VECTOR(3DOWNTO0):="0000";SIGNALseg_r:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THENIFCounter=24000000-1THENcounter<=0;clk1<=Notclk1;ELSECounter<=Counter+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(clk1)BEGINIF(CLK1'EVENTANDclk1='1')THENd<=d+1;f<=f+1;ENDIF;ENDPROCESS;PROCESS(f)BEGINCASEfISWHENX"0"=>seg_r<=X"c0";--0WHENX"1"=>seg_r<=X"f9";--1WHENX"2"=>seg_r<=X"a4";--2WHENX"3"=>seg_r<=X"b0";--3WHENX"4"=>seg_r<=X"99";--4WHENX"5"=>seg_r<=X"92";--5WHENX"6"=>seg_r<=X"82";--6WHENX"7"=>seg_r<=X"f8";--7WHENX"8"=>seg_r<=X"80";--8WHENX"9"=>seg_r<=X"90";--9WHENX"a"=>seg_r<=X"88";--aWHENX"b"=>seg_r<=X"83";--bWHENX"c"=>seg_r<=X"c6";--cWHENX"d"=>seg_r<=X"a1";--dWHENX"e"=>seg_r<=X"86";--eWHENX"f"=>seg_r<=X"8e";--fWHENOTHERS=>SEG_R<=X"FF";ENDCASE;ENDPROCESS;PROCESS(d)BEGINCASEdISWHENX"0"=>dig<="01111111";--0WHENX"1"=>dig<="10111111";--1WHENX"2"=>dig<="11011111";--2WHENX"3"=>dig<="11101111";--3WHENX"4"=>dig<="11110111";--4WHENX"5"=>dig<="11111011";--5WHENX"6"=>dig<="11111101";--6WHENX"7"=>dig<="11111110";--7WHENOTHERS=>dig<=X"FF";ENDCASE;ENDPROCESS;seg<=seg_r;END;七、實(shí)驗(yàn)總結(jié)實(shí)驗(yàn)四：計(jì)數(shù)器實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、方陣、和硬件測(cè)試，進(jìn)一步熟悉VHDL的編程辦法。二、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)的內(nèi)容是運(yùn)用QuartusⅡ建立一種含計(jì)數(shù)使能、異步復(fù)位的4位加法計(jì)數(shù)器，并進(jìn)行仿真測(cè)試。最后在SmartSOPC實(shí)驗(yàn)箱上進(jìn)行硬件測(cè)試，由KEY1控制計(jì)數(shù)器使能ena并由LED1批示，KEY2控制復(fù)位端rst并由LED2批示。今晚ie輸出由LED8批示，計(jì)數(shù)值由數(shù)碼管批示。時(shí)鐘clk由分頻模塊int_div分頻得到4hz的信號(hào)。三、實(shí)驗(yàn)原理如圖2.47所示是一種含計(jì)數(shù)使能、異步復(fù)位的4位加法計(jì)數(shù)器，圖中間是4位鎖存器；key2是異步清零信號(hào)，低電平有效；clk是鎖存信號(hào)；當(dāng)key2為1時(shí)使能鎖存器。四、實(shí)驗(yàn)環(huán)節(jié)1)建立一種新的工程，編寫(xiě)VHDL程序代碼；2）實(shí)驗(yàn)箱配備引腳如表2.4，在引腳適配過(guò)程中配備對(duì)應(yīng)的引腳；表2.4引腳鎖定辦法信號(hào)引腳IC6IC12EDAseg[0]169169169seg[1]170170170seg[2]167167167seg[3]168168168seg[4]165165165seg[5]166166166seg[6]163163163seg[7]164164164dig[0]160160160dig[1]159159159dig[2]162162162dig[3]161161161dig[4]204236215dig[5]199237216dig[6]198238213dig[7]205239214led1505050led2535353led8494949key1121121121key2122122122clock2828283）點(diǎn)擊綜合按鍵，對(duì)系統(tǒng)進(jìn)行綜合；4）取出SmartSPOC實(shí)驗(yàn)箱，將led1、led2、led8、key1、key2的短路帽接上，接通電源；5）將程序下載到實(shí)驗(yàn)箱，并進(jìn)行實(shí)驗(yàn)，觀察實(shí)驗(yàn)成果，并分析其因素。五、實(shí)驗(yàn)參考程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_Unsigned.ALL;USEIEEE.STD_LOGIC_Arith.ALL;ENTITYcnt_4bISPORT(clock,rst,ena:INSTD_LOGIC;dout:OUTSTD_LOGIC_VECTOR(3DOWNTO0);cout:OUTSTD_LOGIC);END;ARCHITECTUREoneOFcnt_4bISSIGNALcnt:STD_LOGIC_VECTOR(3DOWNTO0);BEGINdout<=cnt;cout<=cnt(3)andcnt(2)andcnt(1)andcnt(0);PROCESS(clock,rst,ena)BEGINIFrising_edge(clock)THENIFrst='0'THENcnt<="0000";ELSifena='1'THENCNT<=cnt+1;ENDIF;ENDIF;ENDPROCESS;ENDARCHITECTUREONE;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_Unsigned.ALL;USEIEEE.STD_LOGIC_Arith.ALL;ENTITYdecl7sISPORT(d:INSTD_LOGIC_VECTOR(3DOWNTO0);seg:OUTSTD_LOGIC_VECTOR(7DOWNTO0));END;ARCHITECTUREONEOFdecl7sISSIGNALseg_r:STD_LOGIC_VECTOR(7DOWNTO0);BEGINseg<=seg_r;PROCESS(d)BEGINCASEdISWHENX"0"=>seg_r<=X"c0";WHENX"1"=>seg_r<=X"f9";WHENX"2"=>seg_r<=X"a4";