數字電路習試試題題庫

./1.單元習題庫及答案第一章〔選擇、判斷共20題選擇題1．以下代碼中為無權碼的為。A.8421BCD碼B.5421BCD碼C.余三碼D.格雷碼2．以下代碼中為恒權碼的為。A.8421BCD碼B.5421BCD碼C.余三碼D.格雷碼3．一位十六進制數可以用位二進制數來表示。A.１B.２C.４D.164．十進制數25用8421BCD碼表示為。A.10101B.00100101C.100101D.101015．在一個8位的存儲單元中,能夠存儲的最大無符號整數是。A.〔25610B.〔12710C.〔FF16D.〔2556．與十進制數〔53.510等值的數或代碼為。A.<01010011.0101>8421BCDB.<35.8>16C.<110101.1>2D.<65.4>7．矩形脈沖信號的參數有。A.周期B.占空比C.脈寬D.掃描期8．與八進制數<47.3>8等值的數為：A.<100111.011>2B.<27.6>16C.<27.3>16D.<100111.11>9.常用的BCD碼有。A.奇偶校驗碼B.格雷碼C.8421碼D.余10．與模擬電路相比,數字電路主要的優(yōu)點有。A.容易設計B.通用性強C.保密性好D.抗干擾能力強判斷題〔正確打√,錯誤的打×1.方波的占空比為0.5。〔2.8421碼1001比0001大?！?.數字電路中用"1”和"04．格雷碼具有任何相鄰碼只有一位碼元不同的特性?！?．八進制數〔188比十進制數〔1810小?！?．當傳送十進制數5時,在8421奇校驗碼的校驗位上值應為1?！?．在時間和幅度上都斷續(xù)變化的信號是數字信號,語音信號不是數字信號?！?．占空比的公式為：q=tw/T,則周期T越大占空比q越小。〔9．十進制數〔910比十六進制數〔916小?！?0．當8421奇校驗碼在傳送十進制數〔810時,在校驗位上出現了1時,表明在傳送過程中出現了錯誤?！蔡羁疹}描述脈沖波形的主要參數有、、、、、、。數字信號的特點是在上和上都是斷續(xù)變化的,其高電平和低電平常用和來表示。分析數字電路的主要工具是,數字電路又稱作。在數字電路中,常用的計數制除十進制外,還有、、。常用的BCD碼有、、、等。常用的可靠性代碼有、等?！?0110010.10112=<>8=<>16<35.4>8=〔2=<>10=<>16=<>8421BCD<39.75>10=〔2=<>8=<>16<5E.C>16=〔2=<>8=<>10=<>8421BCD<01111000>8421BCD=〔2=<>8=<>10=<>16思考題在數字系統(tǒng)中為什么要采用二進制？格雷碼的特點是什么？為什么說它是可靠性代碼？奇偶校驗碼的特點是什么？為什么說它是可靠性代碼？第一章答案一、選擇題1．CD2．AB3．C4．B5．CD6．ABCD7．ABC8．AB9．CD10．BCD二、判斷題1.√2.×3.√4.√5.×6.√7.√8.×9.×10.√三、填空題幅度、周期、頻率、脈寬、上升時間、下降時間、占空比時間、幅值、1、0邏輯代數、邏輯電路二進制、八進制、十六進制8421BCD碼、2421BCD碼、5421BCD碼、余三碼、格雷碼、奇偶校驗碼262.54B2.B11101.129.51D.8<00101001.0101>100111.1147.627.C1011110.11136.694.75<10010100.01110101>1001110116784E四、思考題1．因為數字信號有在時間和幅值上離散的特點,它正好可以用二進制的1和0來表示兩種不同的狀態(tài)。2．格雷碼的任意兩組相鄰代碼之間只有一位不同,其余各位都相同,它是一種循環(huán)碼。這個特性使它在形成和傳輸過程中可能引起的錯誤較少,因此稱之為可靠性代碼。3．奇偶校驗碼可校驗二進制信息在傳送過程中1的個數為奇數還是偶數,從而發(fā)現可能出現的錯誤。第二章〔選擇、判斷共20題一、選擇題1.以下表達式中符合邏輯運算法則的是。A.C·C=C2B.1+1=10C.0<1D.A+1=12.邏輯變量的取值１和０可以表示：。A.開關的閉合、斷開B.電位的高、低C.真與假D.電流的有、無3.當邏輯函數有n個變量時,共有個變量取值組合？A.nB.2nC.n2D.2n4.邏輯函數的表示方法中具有唯一性的是。A.真值表B.表達式C.邏輯圖D.卡諾圖5.F=A+BD+CDE+D=。A.B.C.D.6.邏輯函數F==。A.BB.AC.D.7．求一個邏輯函數F的對偶式,可將F中的。A."·"換成"+","+"換成"·"B.原變量換成反變量,反變量換成原變量C.變量不變D.常數中"0”換成"1”,"1E.常數不變8．A+BC=。A.A+BB.A+CC.〔A+B〔A+CD.B+C9．在何種輸入情況下,"與非"運算的結果是邏輯0。A．全部輸入是0B.任一輸入是0C.僅一輸入是0D.10．在何種輸入情況下,"或非"運算的結果是邏輯0。A．全部輸入是0B.全部輸入是1C.任一輸入為0,其他輸入為1D.二、判斷題〔正確打√,錯誤的打×1．邏輯變量的取值,１比０大。〔。2．異或函數與同或函數在邏輯上互為反函數?！?。3．若兩個函數具有相同的真值表,則兩個邏輯函數必然相等。〔。4．因為邏輯表達式A+B+AB=A+B成立,所以AB=0成立。〔5．若兩個函數具有不同的真值表,則兩個邏輯函數必然不相等?！?．若兩個函數具有不同的邏輯函數式,則兩個邏輯函數必然不相等?！?．邏輯函數兩次求反則還原,邏輯函數的對偶式再作對偶變換也還原為它本身?！?．邏輯函數Y=A+B+C+B已是最簡與或表達式?！?．因為邏輯表達式A+B+AB=A+B+AB成立,所以A+B=A+B成立。〔10．對邏輯函數Y=A+B+C+B利用代入規(guī)則,令A=BC代入,得Y=BC+B+C+B=C+B成立。〔三、填空題1.邏輯代數又稱為代數。最基本的邏輯關系有、、三種。常用的幾種導出的邏輯運算為、、、、。2.邏輯函數的常用表示方法有、、。3.邏輯代數中與普通代數相似的定律有、、。摩根定律又稱為。4.邏輯代數的三個重要規(guī)則是、、。5．邏輯函數F=+B+D的反函數=。6．邏輯函數F=A〔B+C·1的對偶函數是。7．添加項公式AB+C+BC=AB+C的對偶式為。8．邏輯函數F=+A+B+C+D=。9．邏輯函數F==。10．已知函數的對偶式為+,則它的原函數為。四、思考題1.邏輯代數與普通代數有何異同？2.邏輯函數的三種表示方法如何相互轉換？3.為什么說邏輯等式都可以用真值表證明？4.對偶規(guī)則有什么用處？第二章答案一、選擇題DABCDDADACAACDCDBCD二、判斷題1.×2.√3.√4.×5.√6.×7.√8.×9．×10．×三、填空題1．布爾與或非與非或非與或非同或異或2．邏輯表達式真值表邏輯圖3．交換律分配律結合律反演定律4．代入規(guī)則對偶規(guī)則反演規(guī)則5．A〔C+6．A+BC+07．〔A+B〔+C〔B+C=〔A+B〔+C8．19．010．四、思考題1．都有輸入、輸出變量,都有運算符號,且有形式上相似的某些定理,但邏輯代數的取值只能有0和1兩種,而普通代數不限,且運算符號所代表的意義不同。2．通常從真值表容易寫出標準最小項表達式,從邏輯圖易于逐級推導得邏輯表達式,從與或表達式或最小項表達式易于列出真值表。3．因為真值表具有唯一性。4．可使公式的推導和記憶減少一半,有時可利于將或與表達式化簡。第三章〔選擇、判斷共20題一、選擇題1.三態(tài)門輸出高阻狀態(tài)時,是正確的說法。A.用電壓表測量指針不動B.相當于懸空C.電壓不高不低D.測量電阻指針不動2.以下電路中可以實現"線與"功能的有。A.與非門B.三態(tài)輸出門C.集電極開路門D.漏極開路門3．以下電路中常用于總線應用的有。A.TSL門B.OC門C.漏極開路門D.CMOS與非門4．邏輯表達式Y=AB可以用實現。A.正或門B.正非門C.正與門D.負或門5．TTL電路在正邏輯系統(tǒng)中,以下各種輸入中相當于輸入邏輯"1”A.懸空B.通過電阻2.7kΩ接電源C.通過電阻2.7kΩ接地D.通過電阻510Ω接地6．對于TTL與非門閑置輸入端的處理,可以。A.接電源B.通過電阻3kΩ接電源C.接地D.與有用輸入端并聯7．要使TTL與非門工作在轉折區(qū),可使輸入端對地外接電阻RI。A.＞RONB.＜ROFFC.ROFF＜RI＜ROND.＞ROFF8．三極管作為開關使用時,要提高開關速度,可。A.降低飽和深度B.增加飽和深度C.采用有源泄放回路D.采用抗飽和三極管9．CMOS數字集成電路與TTL數字集成電路相比突出的優(yōu)點是。A.微功耗B.高速度C.高抗干擾能力D.電源范圍寬10．與CT4000系列相對應的國際通用標準型號為。A.CT74S肖特基系列B.CT74LS低功耗肖特基系列C.CT74L低功耗系列D.CT74H高速系列二、判斷題〔正確打√,錯誤的打×1．TTL與非門的多余輸入端可以接固定高電平?！?．當TTL與非門的輸入端懸空時相當于輸入為邏輯1?！?．普通的邏輯門電路的輸出端不可以并聯在一起,否則可能會損壞器件?！?．兩輸入端四與非門器件74LS00與7400的邏輯功能完全相同?！?．CMOS或非門與TTL或非門的邏輯功能完全相同?！?．三態(tài)門的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓?！?．TTL集電極開路門輸出為１時由外接電源和電阻提供輸出電流?！?．一般TTL門電路的輸出端可以直接相連,實現線與?！?．CMOSOD門〔漏極開路門的輸出端可以直接相連,實現線與?！?0．TTLOC門〔集電極開路門的輸出端可以直接相連,實現線與?！踩?、填空題1.集電極開路門的英文縮寫為門,工作時必須外加和。2．OC門稱為門,多個OC門輸出端并聯到一起可實現功能。3．TTL與非門電壓傳輸特性曲線分為區(qū)、區(qū)、區(qū)、區(qū)。4．國產TTL電路相當于國際SN54/第三章答案一、選擇題ABDCDACDABCABDCACDACDB二、判斷題１.√２.√３.√４.√５.√６.×7.√8.×9.√10.√三、填空題１．OC電源負載２．集電極開路門線與３．飽和區(qū)轉折區(qū)線性區(qū)截止區(qū)４．CT4000低功耗肖特基第四章〔選擇、判斷共25題一、選擇題1.N個觸發(fā)器可以構成能寄存位二進制數碼的寄存器。A.N-1B.NC.N+1D.2N2．在下列觸發(fā)器中,有約束條件的是。A.主從JKF/FB.主從DF/FC.同步RSF/FD.邊沿DF/F3．一個觸發(fā)器可記錄一位二進制代碼,它有個穩(wěn)態(tài)。A.0B.1C.2D.4．存儲8位二進制信息要個觸發(fā)器。A.2B.3C.45．對于T觸發(fā)器,若原態(tài)Qn=0,欲使新態(tài)Qn+1=1,應使輸入T=。A.0B.1C.Q6．對于T觸發(fā)器,若原態(tài)Qn=1,欲使新態(tài)Qn+1=1,應使輸入T=。A.0B.1C.Q7．對于D觸發(fā)器,欲使Qn+1=Qn,應使輸入D=。A.0B.1C.Q8．對于JK觸發(fā)器,若J=K,則可完成觸發(fā)器的邏輯功能。A.RSB.DC.TD.Tˊ9．欲使JK觸發(fā)器按Qn+1=Qn工作,可使JK觸發(fā)器的輸入端。A.J=K=0B.J=Q,K=C.J=,K=QD.J=Q,K=0E.J=0,K=10．欲使JK觸發(fā)器按Qn+1=n工作,可使JK觸發(fā)器的輸入端。A.J=K=1B.J=Q,K=C.J=,K=QD.J=Q,K=1E.J=1,K=Q11．欲使JK觸發(fā)器按Qn+1=0工作,可使JK觸發(fā)器的輸入端。A.J=K=1B.J=Q,K=QC.J=Q,K=1D.J=0,K=1E.J=K=112．欲使JK觸發(fā)器按Qn+1=1工作,可使JK觸發(fā)器的輸入端。A.J=K=1B.J=1,K=0C.J=K=D.J=K=0E.J=,K=013．欲使D觸發(fā)器按Qn+1=n工作,應使輸入D=。A.0B.1C.Q14．下列觸發(fā)器中,克服了空翻現象的有。A.邊沿D觸發(fā)器B.主從RS觸發(fā)器C.同步RS觸發(fā)器D.主從JK觸發(fā)器15．下列觸發(fā)器中,沒有約束條件的是。A.基本RS觸發(fā)器B.主從RS觸發(fā)器C.同步RS觸發(fā)器D.邊沿D觸發(fā)器16．描述觸發(fā)器的邏輯功能的方法有。A.狀態(tài)轉換真值表B.特性方程C.狀態(tài)轉換圖D.狀態(tài)轉換卡諾圖17．為實現將JK觸發(fā)器轉換為D觸發(fā)器,應使。A.J=D,K=B.K=D,J=C.J=K=DD.J=K=18.邊沿式D觸發(fā)器是一種穩(wěn)態(tài)電路。A.無B.單C.雙D.多二、判斷題〔正確打√,錯誤的打×1.D觸發(fā)器的特性方程為Qn+1=D,與Qn無關,所以它沒有記憶功能?！?.RS觸發(fā)器的約束條件RS=0表示不允許出現R=S=1的輸入。〔3.同步觸發(fā)器存在空翻現象,而邊沿觸發(fā)器和主從觸發(fā)器克服了空翻?！仓鲝腏K觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。〔若要實現一個可暫停的一位二進制計數器,控制信號A=0計數,A=1保持,可選用T觸發(fā)器,且令T=A?！灿蓛蓚€TTL或非門構成的基本RS觸發(fā)器,當R=S=0時,觸發(fā)器的狀態(tài)為不定。對邊沿JK觸發(fā)器,在CP為高電平期間,當J=K=1時,狀態(tài)會翻轉一次?！踩?、填空題1．觸發(fā)器有個穩(wěn)態(tài),存儲8位二進制信息要個觸發(fā)器。2．一個基本RS觸發(fā)器在正常工作時,它的約束條件是+=1,則它不允許輸入=且=的信號。3．觸發(fā)器有兩個互補的輸出端Q、,定義觸發(fā)器的1狀態(tài)為,0狀態(tài)為,可見觸發(fā)器的狀態(tài)指的是端的狀態(tài)。4．一個基本RS觸發(fā)器在正常工作時,不允許輸入R=S=1的信號,因此它的約束條件是。5．在一個CP脈沖作用下,引起觸發(fā)器兩次或多次翻轉的現象稱為觸發(fā)器的,觸發(fā)方式為式或式的觸發(fā)器不會出現這種現象。第四章答案選擇題BCCDBDADCCABDEACDEBCDBCEDABDDABCDAC判斷題1.×2.√3.√4.√5.×6.×7.×填空題1．282．003．Q=1、=0Q=0、=1Q4．RS=05．空翻主從式邊沿式第五章〔選擇、判斷共15題一、選擇題1．脈沖整形電路有。A.多諧振蕩器B.單穩(wěn)態(tài)觸發(fā)器C.施密特觸發(fā)器D.555定時器2．多諧振蕩器可產生。A.正弦波B.矩形脈沖C.三角波D.鋸齒波3．石英晶體多諧振蕩器的突出優(yōu)點是。A.速度高B.電路簡單C.振蕩頻率穩(wěn)定D.輸出波形邊沿陡峭4．TTL單定時器型號的最后幾位數字為。A.555B.556C.7555D.5．555定時器可以組成。A.多諧振蕩器B.單穩(wěn)態(tài)觸發(fā)器C.施密特觸發(fā)器D.JK觸發(fā)器6．用555定時器組成施密特觸發(fā)器,當輸入控制端CO外接10V電壓時,回差電壓為。A.3.33VB.5VC.6.66VD7．以下各電路中,可以產生脈沖定時。A.多諧振蕩器B.單穩(wěn)態(tài)觸發(fā)器C.施密特觸發(fā)器D.石英晶體多諧振蕩器二、判斷題〔正確打√,錯誤的打×1.施密特觸發(fā)器可用于將三角波變換成正弦波?！?.施密特觸發(fā)器有兩個穩(wěn)態(tài)?！?.多諧振蕩器的輸出信號的周期與阻容元件的參數成正比。〔4.石英晶體多諧振蕩器的振蕩頻率與電路中的R、C成正比?！?.單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)時間與輸入觸發(fā)脈沖寬度成正比?！?.單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)維持時間tW表示,與電路中RC成正比?！?.采用不可重觸發(fā)單穩(wěn)態(tài)觸發(fā)器時,若在觸發(fā)器進入暫穩(wěn)態(tài)期間再次受到觸發(fā),輸出脈寬可在此前暫穩(wěn)態(tài)時間的基礎上再展寬tW?！?.施密特觸發(fā)器的正向閾值電壓一定大于負向閾值電壓。〔填空題1．555定時器的最后數碼為555的是產品,為7555的是產品。2．施密特觸發(fā)器具有現象,又稱特性；單穩(wěn)觸發(fā)器最重要的參數為。3．常見的脈沖產生電路有,常見的脈沖整形電路有、。4．為了實現高的頻率穩(wěn)定度,常采用振蕩器；單穩(wěn)態(tài)觸發(fā)器受到外觸發(fā)時進入態(tài)。第五章答案一、選擇題1．BC2．B3．C4．A5．ABC6．B7．B二、判斷題1．×2.√3.√4.×5.×6.√7.×8.√三、填空題TTLCMOS回差電壓滯后脈寬多諧振蕩器單穩(wěn)態(tài)觸發(fā)器施密特觸發(fā)器石英晶體暫穩(wěn)態(tài)第六章〔選擇、判斷共25題一、選擇題1．下列表達式中不存在競爭冒險的有。A.Y=+ABB.Y=AB+CC.Y=AB+ABD.Y=<A+>A2．若在編碼器中有50個編碼對象,則要求輸出二進制代碼位數為位。A.5B.6C.10D.3.一個16選一的數據選擇器,其地址輸入〔選擇控制輸入端有個。A.1B.2C.4D.4.下列各函數等式中無冒險現象的函數式有。A.B.C.D.E.5．函數,當變量的取值為時,將出現冒險現象。A.B=C=1B.B=C=0C.A=1,C=0D.6．四選一數據選擇器的數據輸出Y與數據輸入Xi和地址碼Ai之間的邏輯表達式為Y=。A.B.C.D.7.一個8選一數據選擇器的數據輸入端有個。A.1B.2C.3D.48．在下列邏輯電路中,不是組合邏輯電路的有。A.譯碼器B.編碼器C.全加器D.寄存器9．八路數據分配器,其地址輸入端有個。A.1B.2C.3D.410．組合邏輯電路消除競爭冒險的方法有。修改邏輯設計B.在輸出端接入濾波電容C.后級加緩沖電路D.屏蔽輸入信號的尖峰干擾11．101鍵盤的編碼器輸出位二進制代碼。A.2B.6C.712．用三線-八線譯碼器74LS138實現原碼輸出的8路數據分配器,應。A.=1,=D,=0B.=1,=D,=DC.=1,=0,=DD.=D,=0,=013．以下電路中,加以適當輔助門電路,適于實現單輸出組合邏輯電路。A.二進制譯碼器B.數據選擇器C.數值比較器D.七段顯示譯碼器14．用四選一數據選擇器實現函數Y=,應使。A.D0=D2=0,D1=D3=1B.D0=D2=1,D1=D3=0C.D0=D1=0,D2=D3=1D.D0=D1=1,D2=D3=015．用三線-八線譯碼器74LS138和輔助門電路實現邏輯函數Y=,應。A.用與非門,Y=B.用與門,Y=C.用或門,Y=D.用或門,Y=二、判斷題〔正確打√,錯誤的打×1.優(yōu)先編碼器的編碼信號是相互排斥的,不允許多個編碼信號同時有效?！?.編碼與譯碼是互逆的過程?！?.二進制譯碼器相當于是一個最小項發(fā)生器,便于實現組合邏輯電路?！?.液晶顯示器的優(yōu)點是功耗極小、工作電壓低?！?.液晶顯示器可以在完全黑暗的工作環(huán)境中使用?！?.半導體數碼顯示器的工作電流大,約10mA左右,因此,需要考慮電流驅動能力問題?！?.共陰接法發(fā)光二極管數碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅動。〔8.數據選擇器和數據分配器的功能正好相反,互為逆過程?！?.用數據選擇器可實現時序邏輯電路?！?0.組合邏輯電路中產生競爭冒險的主要原因是輸入信號受到尖峰干擾。〔填空題1．半導體數碼顯示器的內部接法有兩種形式：共接法和共接法。2．對于共陽接法的發(fā)光二極管數碼顯示器,應采用電平驅動的七段顯示譯碼器。3．消除竟爭冒險的方法有、、第六章答案一、選擇題1．CD2．B3．C4．D5．ACD6．A7．E8．D9．C10．AB11．C12．ABC13．AB14．A15．AB二、判斷題1．×2.√3.√4.√5.×6.√7.√8.√9．×10．×三、填空題陰陽低電平修改邏輯設計接入濾第七章〔選擇、判斷共30題一、選擇題1．同步計數器和異步計數器比較,同步計數器的顯著優(yōu)點是。A.工作速度高B.觸發(fā)器利用率高C.電路簡單D.不受時鐘CP控制。2．把一個五進制計數器與一個四進制計數器串聯可得到進制計數器。A.4B.5C.9D.3．下列邏輯電路中為時序邏輯電路的是。A.變量譯碼器B.加法器C.數碼寄存器D.數據選擇器4.N個觸發(fā)器可以構成最大計數長度〔進制數為的計數器。A.NB.2NC.N2D.2N5.N個觸發(fā)器可以構成能寄存位二進制數碼的寄存器。A.N-1B.NC.N+1D.2N6．五個D觸發(fā)器構成環(huán)形計數器,其計數長度為。A.5B.10C.25D.7．同步時序電路和異步時序電路比較,其差異在于后者。A.沒有觸發(fā)器B.沒有統(tǒng)一的時鐘脈沖控制C.沒有穩(wěn)定狀態(tài)D.輸出只與內部狀態(tài)有關8．一位8421BCD碼計數器至少需要個觸發(fā)器。A.3B.4C.5D.9.欲設計0,1,2,3,4,5,6,7這幾個數的計數器,如果設計合理,采用同步二進制計數器,最少應使用級觸發(fā)器。A.2B.3C.4D.10．8位移位寄存器,串行輸入時經個脈沖后,8位數碼全部移入寄存器中。A.1B.2C.4D.11．用二進制異步計數器從0做加法,計到十進制數178,則最少需要個觸發(fā)器。A.2B.6C.7D.8E12．某電視機水平-垂直掃描發(fā)生器需要一個分頻器將31500HZ的脈沖轉換為60HZ的脈沖,欲構成此分頻器至少需要個觸發(fā)器。A.10B.60C.525D.13．某移位寄存器的時鐘脈沖頻率為100KHZ,欲將存放在該寄存器中的數左移8位,完成該操作需要時間。A.10μSB.80μSC.100μSD.800ms14.若用JK觸發(fā)器來實現特性方程為,則JK端的方程為。A.J=AB,K=B.J=AB,K=C.J=,K=ABD.J=,K=AB15．要產生10個順序脈沖,若用四位雙向移位寄存器CT74LS194來實現,需要片。A.3B.4C.5D.16．若要設計一個脈沖序列為1101001110的序列脈沖發(fā)生器,應選用個觸發(fā)器。A.2B.3C.4D.二、判斷題〔正確打√,錯誤的打×1．同步時序電路由組合電路和存儲器兩部分組成?！?．組合電路不含有記憶功能的器件?！?．時序電路不含有記憶功能的器件?！?．同步時序電路具有統(tǒng)一的時鐘CP控制。〔5．異步時序電路的各級觸發(fā)器類型不同。〔6．環(huán)形計數器在每個時鐘脈沖CP作用時,僅有一位觸發(fā)器發(fā)生狀態(tài)更新?！?．環(huán)形計數器如果不作自啟動修改,則總有孤立狀態(tài)存在。〔8．計數器的模是指構成計數器的觸發(fā)器的個數。〔9．計數器的模是指對輸入的計數脈沖的個數?！?0．D觸發(fā)器的特征方程Qn+1=D,而與Qn無關,所以,D觸發(fā)器不是時序電路?！?1．在同步時序電路的設計中,若最簡狀態(tài)表中的狀態(tài)數為2N,而又是用N級觸發(fā)器來實現其電路,則不需檢查電路的自啟動性?！?2．把一個5進制計數器與一個10進制計數器串聯可得到15進制計數器?！?3．同步二進制計數器的電路比異步二進制計數器復雜,所以實際應用中較少使用同步二進制計數器?！?4．利用反饋歸零法獲得N進制計數器時,若為異步置零方式,則狀態(tài)SN只是短暫的過渡狀態(tài),不能穩(wěn)定而是立刻變?yōu)?狀態(tài)?！踩⑻羁疹}1．寄存器按照功能不同可分為兩類：寄存器和寄存器。2．數字電路按照是否有記憶功能通?？煞譃閮深悾?、。3．由四位移位寄存器構成的順序脈沖發(fā)生器可產生個順序脈沖。4．時序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時鐘控制分為時序電路和時序電路。第七章答案一、選擇題ADCDBABBBDDABABAC二、判斷題1.√2.√3.√4.√5.×6.×7.√8.×9.×10.×11.√12.×13.×14.√三、填空題1.移位數碼2.組合邏輯電路時序邏輯電路3.44.同步異步第八章〔選擇、判斷共20題一、選擇題1．一個無符號8位數字量輸入的DAC,其分辨率為位。A.1B.3C.4D.2．一個無符號10位數字輸入的DAC,其輸出電平的級數為。A.4B.10C.1024D.23．一個無符號4位權電阻DAC,最低位處的電阻為40KΩ,則最高位處電阻為。A.4KΩB.5KΩC.10KΩD.20KΩ4．4位倒T型電阻網絡DAC的電阻網絡的電阻取值有種。A.1B.2C.4D.5．為使采樣輸出信號不失真地代表輸入模擬信號,采樣頻率和輸入模擬信號的最高頻率的關系是。A.≥B.≤C.≥2D.≤26．將一個時間上連續(xù)變化的模擬量轉換為時間上斷續(xù)〔離散的模擬量的過程稱為。A.采樣B.量化C.保持D.編碼7．用二進制碼表示指定離散電平的過程稱為。A.采樣B.量化C.保持D.編碼8．將幅值上、時間上離散的階梯電平統(tǒng)一歸并到最鄰近的指定電平的過程稱為。A.采樣B.量化C.保持D.編碼9．若某ADC取量化單位△=,并規(guī)定對于輸入電壓,在0≤＜時,認為輸入的模擬電壓為0V,輸出的二進制數為000,則≤＜時,輸出的二進制數為。A.001B.101C.110D.10．以下四種轉換器,是A/D轉換器且轉換速度最高。A.并聯比較型B.逐次逼近型C.雙積分型D.施密特觸發(fā)器判斷題〔正確打√,錯誤的打×權電阻網絡D/A轉換器的電路簡單且便于集成工藝制造,因此被廣泛使用?！睤/A轉換器的最大輸出電壓的絕對值可達到基準電壓VREF?！睤/A轉換器的位數越多,能夠分辨的最小輸出電壓變化量就越小?！睤/A轉換器的位數越多,轉換精度越高?！睞/D轉換器的二進制數的位數越多,量化單位△越小?！睞/D轉換過程中,必然會出現量化誤差?！睞/D轉換器的二進制數的位數越多,量化級分得越多,量化誤差就可以減小到0?！惨粋€N位逐次逼近型A/D轉換器完成一次轉換要進行N次比較,需要N+2個時鐘脈沖?！搽p積分型A/D轉換器的轉換精度高、抗干擾能力強,因此常用于數字式儀表中?！膊蓸佣ɡ淼囊?guī)定,是為了能不失真地恢復原模擬信號,而又不使電路過于復雜。〔填空題1．將模擬信號轉換為數字信號,需要經過、第八章答案選擇題1.D2.CD3.B4.B5.C6.A7.D8.B9.B10.A二、判斷題1.×2.×3.√4.√5.√6.√7.×8.√9.√10.√三、填空題1.采樣保持量化編碼第九章〔選擇、判斷共25題選擇題1．一個容量為1K×8的存儲器有個存儲單元。A.8B.8KC.8000D.81922．要構成容量為4K×8的RAM,需要片容量為256×4的RAM。A.2B.4C.8D.3．尋址容量為16K×8的RAM需要根地址線。A.4B.8C.14D.16E.4．若RAM的地址碼有8位,行、列地址譯碼器的輸入端都為4個,則它們的輸出線〔即字線加位線共有條。A.8B.16C.32D.5．某存儲器具有8根地址線和8根雙向數據線,則該存儲器的容量為。A.8×3B.8K×8C.256×8D.256×6.采用對稱雙地址結構尋址的1024×1的存儲矩陣有。A.10行10列B.5行5列C.32行32列D.1024行1024列7．隨機存取存儲器具有功能。A.讀/寫B(tài).無讀/寫C.只讀D.只寫8．欲將容量為128×1的RAM擴展為1024×8,則需要控制各片選端的輔助譯碼器的輸出端數為。A.1B.2C.3D.9．欲將容量為256×1的RAM擴展為1024×8,則需要控制各片選端的輔助譯碼器的輸入端數為。A.4B.2C.3D.10．只讀存儲器ROM在運行時具有功能。A.讀/無寫B(tài).無讀/寫C.讀/寫D.無讀/無寫11．只讀存儲器ROM中的內容,當電源斷掉后又接通,存儲器中的內容。A.全部改變B.全部為0C.不可預料D.保持不變12．隨機存取存儲器RAM中的內容,當電源斷掉后又接通,存儲器中的內容。A.全部改變B.全部為1C.不確定D.保持不變13．一個容量為512×1的靜態(tài)RAM具有。A.地址線9根,數據線1根B.地址線1根,數據線9根C.地址線512根,數據線9根D.地址線9根,數據線512根14．用若干RAM實現位擴展時,其方法是將相應地并聯在一起。A.地址線B.數據線C.片選信號線D.讀/寫線15．PROM的與陳列〔地址譯碼器是。A.全譯碼可編程陣列B.全譯碼不可編程陣列C.非全譯碼可編程陣列D.非全譯碼不可編程陣列判斷題〔正確打√,錯誤的打×1.實際中,常以字數和位數的乘積表示存儲容量?！?.RAM由若干位存儲單元組成,每個存儲單元可存放一位二進制信息?！?.動態(tài)隨機存取存儲器需要不斷地刷新,以防止電容上存儲的信息丟失?！?.用2片容量為16K×8的RAM構成容量為32K×8的RAM是位擴展?！?.所有的半導體存儲器在運行時都具有讀和寫的功能。〔6.ROM和RAM中存入的信息在電源斷掉后都不會丟失。〔7.RAM中的信息,當電源斷掉后又接通,則原存的信息不會改變。〔8.存儲器字數的擴展可以利用外加譯碼器控制數個芯片的片選輸入端來實現?！?.PROM的或陣列〔存儲矩陣是可編程陣列?！?0.ROM的每個與項〔地址譯碼器的輸出都一定是最小項?！踩?、填空題1．存儲器的和是反映系統(tǒng)性能的兩個重第九章答案一、選擇題1.BD2.D3.C4.C5.C6.C7.A8.D9.B10.A11.D12.C13.A14.CD15.B二、判斷題1.√2.√3.√4.×5.×6.×7.×8.√9.√10.√三、填空題1.存儲容量存取時間第十章〔共選擇、判斷共21題一、選擇題1．PROM和PAL的結構是。A.PROM的與陣列固定,不可編程B.PROM與陣列、或陣列均不可編程C.PAL與陣列、或陣列均可編程D.PAL的與陣列可編程2．當用專用輸出結構的PAL設計時序邏輯電路時,必須還要具備有。A.觸發(fā)器B.晶體管C.MOS管D.電容3．當用異步I/O輸出結構的PAL設計邏輯電路時,它們相當于。組合邏輯電路B.時序邏輯電路C.存儲器D.數模轉換器4．PLD器件的基本結構組成有。與陣列B.或陣列C.輸入緩沖電路D.輸出電路5．PLD器件的主要優(yōu)點有。便于仿真測試B.集成密度高C.可硬件加密D.可改寫6．GAL的輸出電路是。A.OLMCB.固定的C.只可一次編程D.可重復編程7．PLD開發(fā)系統(tǒng)需要有。A.計算機B.編程器C.開發(fā)軟件D.操作系統(tǒng)8．只可進行一次編程的可編程器件有。A.PALB.GALC.PROMD.PLD9．可重復進行編程的可編程器件有。A.PALB.GALC.PROMD.ISP-PLD10．ISP-PLD器件開發(fā)系統(tǒng)的組成有。A.計算機B.編程器C.開發(fā)軟件D.編程電纜11．全場可編程〔與、或陣列皆可編程的可編程邏輯器件有。A.PALB.GALC.PROMD.PLA二、判斷題〔正確打√,錯誤的打×1.PROM不僅可以讀,也可以寫〔編程,則它的功能與RAM相同。〔2.PAL的每個與項都一定是最小項。〔3.PAL和GAL都是與陣列可編程、或陣列固定?！?.PAL可重復編程?！?.PAL的輸出電路是固定的,不可編程,所以它的型號很多?！?.GAL的型號雖然很少,但卻能取代大多數PAL芯片?！?.ABEL語言是一種通用的硬件描述語言〔HDL,用于PLD的開發(fā)。〔8.GAL不需專用編程器就可以對它進行反復編程?！?.在系統(tǒng)可編程邏輯器件ISP-PLD不需編程器就可以高速而反復地編程,則它與RAM隨機存取存儲器的功能相同?！?0.PLA是全場可編程〔與、或陣列皆可編程的可編程邏輯器件,功能強大,便于使用,因此被普遍使用?！驳谑麓鸢高x擇題1.AD2.A3.A4.ABCD5.ABCD6.AD7.ABCD8.AC9.BD10.ACD11.D二、判斷題1.×2.×3.√4.×5.√6.√7.√8.×9.×10.×2.綜合習題庫及答案試

題

一一、填空題〔每題3分,共24分1．〔F816=〔_______10=〔____________22．X=-16D,其一字節(jié)長的[X]反=__________；[X]補=____________。3．寫出右圖1邏輯電路的輸出表達式F,F=____________。4．動態(tài)MOS存儲單元是利用____________存儲信息的,為不丟失信息,必須________。5．已知m序列信號發(fā)生器的反饋函數f〔Q=Q3Q4,則其循環(huán)長度〔序列長度S=__________________。6．單穩(wěn)態(tài)觸發(fā)器暫態(tài)時間取決于____________________________________________。7．施密特觸發(fā)器的主要用途有_____________、____________、___________、___________。8．若要求DAC電路的分辯率達到前分之一,則至少應選用____________位二進制代碼輸入的轉換器。二、簡化下列函數,且寫出最簡"與非"表達式〔14分1．〔用代數法2．三、〔10分分別用TTL"與非"門和OC門,實現函數,畫出邏輯電路圖。四、用四輸入數據選擇器實現函數〔8分五、設8421BCD碼對應的十進制數為X,當X≤2,或≥7時電路輸出F為高電平,否則為低電平。試設計該電路,并用于非門實現之。〔14分六、已知主-從型J-K觸發(fā)器的CP、J、K、RD、SD端波形,試繪出Q端波形〔6分七、作0001序列檢測器的狀態(tài)轉換圖及最簡狀態(tài)轉換表〔8分八、四位二進制同步計數器T1161的功能表如下〔計數狀態(tài)按自然二進制碼轉換,QD為最高位,依次為〔QC、QB、QA?！睶CC=T·QD·QC·QB·QA表1

CT74161功能表輸入輸出CPRLDP<S1>T<S2>ABCDQAQBQCQDФ0ФФФФФФФ0000↑10ФФABCDABCDФ110ФФФФФ保持Ф11Ф0ФФФФ保持↑1111ФФФФ計數分析下圖所示電路功能〔M=？且寫出態(tài)序表。利用R端構成模M=7的同步計數器,并寫出態(tài)序表和邏輯電路連接圖。試題一答案一、填空題〔每題3分,共24分1．〔F816=〔24810=〔1111100022．X=-16D,其一字節(jié)長的[X]反=11101111；[X]補=11110000。3．寫出圖1邏輯電路的輸出表達式F,F=4．動態(tài)MOS存儲單元是利用MOS柵極電容存儲信息的,為不丟失信息,必須定期刷新。5．已知m序列信號發(fā)生器的反饋函數f〔Q=Q3Q4,則其循環(huán)長度〔序列長度S=15。6．單穩(wěn)態(tài)觸發(fā)器暫態(tài)時間取決于電路本身的參數,與觸發(fā)信號無關。7．施密特觸發(fā)器的主要用途有波形變換、波形整形、消除干擾、幅度鑒別。8．若要求DAC電路的分辯率達到千分之一,則至少應選用10〔因為位二進制代碼輸入的轉換器。二、簡化下列函數,且寫出最簡"與非"表達式〔14分〔用代數法

<用反演定律><用消元法><利用包含律>

<用還原律和反演定律>2．解：將上式填入卡諾圖如圖2。含有無關項的邏輯函數化簡時可根據實際情況將無關項做"0"或"1"處理,以使函數可以化到最簡。若不考慮約束條件則最簡與或式為當考慮約束條件則最簡與或式為三、〔10分分別用TTL"與非"門和OC門,實現函數,畫出邏輯電路圖。解：用TTL"與非門"實現時,必須將表達式變成"與非"--"與非"式,然后再畫邏輯圖。由此可得：用OC門實現時,由于OC門具有線與的邏輯功能,可直接按表達式畫圖。如圖3所示。四、用四輸入數據選擇器實現函數〔8分解：用代數法求。根據邏輯表達式,其有四個輸入變量A、B、C、D,而四選一數據選擇器只需兩位地址代碼和,若選A和B作為選擇器的地址輸入,A=、B=,余下的項可選作數據輸入用。于是將表達式進行變換,變化成每項都含有A和B原變量和反變量組成的表達式。由此可知：D0=0D1=DD2=D3=1

根據得到的表達式可畫出邏輯圖五、設8421BCD碼對應的十進制數為X,當X≤2,或≥7時電路輸出F為高電平,否則為低電平。試設計該電路,并用于非門實現之?！?4分解：1、根據題意,列真值表。由于8421BCD碼由十種狀態(tài),而四變量組合由16種,6種未用的狀態(tài),可按無關項處理,由此可列出實現該功能的電路的真值表表2

真值表DCBAF000010001100101001100100001010011000111110001100111010Φ1011Φ1100Φ1101Φ1110Φ1111Φ六、已知主-從J-K觸發(fā)器的CP、J、K、RD、SD端波形,試繪出Q端波形〔6分解：RD、SD分別為直接置0和直接置1端,當RD=0SD=1時,觸發(fā)器處于0態(tài)。當RD=1SD=0時,觸發(fā)器處于1態(tài)。當RD=1SD=1時,當CP脈沖有效跳變沿到來時,觸發(fā)器的狀態(tài)由觸發(fā)器的特性方程決定。如J和K不同,觸發(fā)器的次態(tài)與J相同；如J和K同為0,觸發(fā)器的次態(tài)與現態(tài)同,處于保持狀態(tài)；如J和K同為1,觸發(fā)器的次態(tài)與現態(tài)相反,處于計數狀態(tài)。由此可畫出波形圖如圖所示七、作0001序列檢測器的狀態(tài)轉換圖及最簡狀態(tài)轉換表〔8分解：設第一步,形成原始狀態(tài)轉換圖〔或稱轉移圖與原始狀態(tài)轉換表。根據題目要求所設計的序列檢測器的功能是用來檢測0001信號。因此,電路應具有一個輸入端X和一個輸出端Z,輸入X為一串隨機信號,當其中出現0001序列時,檢測器輸出Z為1,在其它輸入序列情況下,檢測器輸出Z為0。由于我們并不知道實現上述邏輯功能的同步時序電路需要多少個狀態(tài),因而用文字A、B······描述電路的狀態(tài),并假定某個狀態(tài)為初始狀態(tài)。再根據輸入條件確定次態(tài),依此類推,直到所有現態(tài)到次態(tài)的轉換關系都被確定為止。由于此時序電路僅有一個輸入,因而每個現態(tài)可能有兩個轉移方向。若電路的初始狀態(tài)為A,當輸入X為1時,電路沒有出現我們要檢測的序列,因此電路的狀態(tài)仍然停留在狀態(tài)A,因為從1開始的輸入序列并不是需識別的序列,電路輸出亦為0。當輸入X為0時,電路就從狀態(tài)A進入新的狀態(tài)B,這意味著出現了需要識別序列的第一位代碼,電路輸出仍為0。原始狀態(tài)轉換圖如圖8<a>所示。若電路處于狀態(tài)B,輸入X為0時,它是被識別的輸入序列0001的第二位代碼,于是電路轉換到新的狀態(tài)C,輸出為0；若輸入X為1時,不是識別序列的代碼,于是電路回到狀態(tài)A,輸出為0。若電路處于狀態(tài)C,輸入X為0時,它是被識別的輸入序列0001的第三位代碼,于是電路轉換到新的狀態(tài)D,輸出為0；若輸入X為1時,不是要檢測序列碼,于是電路將回到狀態(tài)A,輸出為0。若電路處于狀態(tài)D,輸入X為1時,它是被識別的輸入序列0001的第四位代碼,于是電路轉換到狀態(tài)E,輸出為1；若輸入X為0時,它是要識別序列碼的第三位代碼,于是電路將保持在狀態(tài)D,輸出為0。若電路處于狀態(tài)E,輸入X為0時,它是被識別的輸入序列0001的第一位代碼,于是電路轉換到狀態(tài)B,輸出為0；若輸入X為1時,它不是要識別的下一個輸入序列碼的第一位代碼,于是電路將轉到狀態(tài)A,輸出為0。于是得到該時序電路的原始狀態(tài)轉換圖如圖8<a>和原始狀態(tài)轉換表如8<b>所示。表中X為現輸入,Ｓn為現態(tài),Ｓn+1為次態(tài),Ｚn為現輸出。第二步,狀態(tài)簡化。狀態(tài)之間都有一定的關系,所以有些狀態(tài)可以合并為一個狀態(tài)。哪些狀態(tài)可以合并,哪些狀態(tài)不可以合并？表中的任意兩個或幾個狀態(tài)如果對于任意的輸入序列,它們相應的輸出都相同,這些狀態(tài)稱之為等價狀態(tài)。等價狀態(tài)可以合并為一個狀態(tài)。如果對于任意的輸入序列,它們相應的輸出不完全相同,稱之為不等價狀態(tài),不等價狀態(tài)不能合并。圖8<b>表中狀態(tài)進行一一比較可知,狀態(tài)A和狀態(tài)E是等價狀態(tài),可以合并為一個狀態(tài),合并后用A代替,得最簡化狀態(tài)表圖9<b>表所示。八、四位二進制同步計數器T1161的功能表如下〔計數狀態(tài)按自然二進制碼轉換,QD為最高位,依次為QC、QB、QA?！睶CC=T·QD·QC·QB·QA分析下圖所示電路功能〔M=？且寫出態(tài)序表。解：由邏輯電路圖可看出該電路是利用同步預置法來實現相應的計數的。首先確定電路的初態(tài),電路初態(tài)由電路的預置輸入端ABCD的連接狀態(tài)決定,由圖可看出電路的初態(tài)為0000態(tài)。然后確定電路的終態(tài),電路的終態(tài)由與非門的輸入端的連接情況確定,由圖可看出與非門的輸入與QAQD端相連,因而當電路計數到1001時,將產生一置數脈沖,在時鐘脈沖到來時,計數電路回到0000態(tài)。因此該電路是一個模M=10的計數器。態(tài)序表如表3所示。表2態(tài)序表CPQDQCQBQA00

0

0

010

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0

120

0

1

030

0

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140

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160

1

1

070

1

1

181

0

0

091

0

0

1100

0

0

02.利用R端構成模M=7的同步計數器,并寫出態(tài)序表和邏輯電路連接圖。解:利用R端即反饋法構成同步計數器的關鍵是確定控制R端的與非門的輸入端的連接。由于欲實現的是模M=7的同步計數器,當計數器計數到0111<7>時,使計數器回零,即產生一清零信號送給R端.而狀態(tài)0111只短暫出現不是一個穩(wěn)定狀態(tài)。從而實現模M=7的同步計數.由此可知,只要將與非門的輸入段與QCQBQA三端相連即可。電路連接圖如圖11所示,態(tài)序表見表4。0111不是穩(wěn)定態(tài)即不是電路的工作狀態(tài),故采用下劃線與電路的工作狀態(tài)加以區(qū)別.表4

態(tài)序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

1

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1

070

1

1

10

0

0

0試題二一、填空題〔每題3分,共24分1．〔4810=〔_________16=〔______________2。2．X=〔-3210,其一字節(jié)長的[X]反=_____________；[X]補=_______________。3．將〔12710編成〔

8421BCD,<

>余3碼。3．F〔A,B,C,D=1,其最小項表達式F=Σm〔______________。4．CMOS"或非"門,多余的不用輸入端處理方法有：______________________。5．函數,其反函數=_______________；對偶式F*=____________。6．TTL與非門的扇出系數是指。7．RAM與ROM的區(qū)別是。8．動態(tài)存儲單元為不丟失信息,必須。二、求F的最簡"與非"表達式〔每題7分,共14分1．試簡化函數〔用代數法2．〔用卡諾圖法三、證明：〔8分如果,且則A=B。四、用PLA邏輯陣列實現全加器〔要有設計全過程〔15分六、已知維持一阻塞型D觸發(fā)器的CP、RD、SD及D端的波形,試繪出其Q端波形〔8分七、試繪出"1100"序列信號檢測器的原始狀態(tài)轉換圖及最簡狀態(tài)轉換表?！?5分八、已知四位二進制同步計數器T1161的功能表和邏輯表符號?！灿嫈禒顟B(tài)按自然二進制碼轉換,QD為最高位,依次為QC、QB、QA,QCC=TQDQCQBQA?！?6分利用R端構成M=5的計數器,寫出態(tài)序表和邏輯電路連接圖。分析下圖所示電路的功能,M=？且寫出態(tài)序表。解：八、試設計一個序列長度S=15的m序列脈沖產生器。試題二答案一、填空題〔每題3分,共24分1．〔4810=〔3016=〔1100002。2．X=〔-3210,其一字節(jié)長的[X]反=11011111；[X]補=11100000。3．將〔12710編成〔0001001001118421BCD,余3碼。3．F〔A,B,C,D=1,其最小項表達式F=Σm〔0,1,,2,……,15。4．CMOS"或非"門,多余的不用輸入端處理方法有：接地或與其它輸入端相連。5．函數,其反函數=；對偶式F*=。6．TTL與非門的扇出系數是指能驅動同類與非門的個數。7．RAM與ROM的區(qū)別是RAM中的信息即可讀出又可寫入,導電后信息便消失；而ROM中的信息只能讀出,不能寫入,信息可永久保存。8．動態(tài)存儲單元為不丟失信息,必須定期刷新。二、求F的最簡"與非"表達式〔每題7分,共14分1．試簡化函數〔用代數法解：〔配項加AB〔消因律〔消項AB2．〔用卡諾圖法解：由于給定的是一般的與或式,可直接按與或式填寫卡諾圖；約束條件所對應的最小項方格按無關項處理,在相應的方格內填"Φ"或"×",于是,可得到相應的卡諾圖?；啎r根據化簡需要將無關項作"1"或"0"處理。進行化簡得到化簡后的表達式：最后利用還原律和反演律,將與或表達式變成與非表達式的形式。三、證明：〔5分如果,且則A=B。解：利用真值表進行證明表1真值表AB0000011010011100由表可看出,對應使,且的AB組合只有兩種00和11,即A和B的取值相等。由此可證得：A=B四、用PLA邏輯陣列實現全加器〔要有設計全過程〔14分根據全加器功能,其真值表如表4-3所示。表中Ai及Bi分別代表第i位的被加數及加數,Ci是低位來的進位,Si代表相加后得到的和位,Ci+1代表向高位的進位。由此可列出全加器的真值表表2全加器真值表輸入輸出AiBiCiSiCi+10

0

0

0

1

1

1

10

0

1

1

0

0

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10

1

0

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0

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0

10

0

0

1

0

1

1

1根據真值表畫出卡諾圖〔見教材寫出Si、Ci+1的表達式。然后畫出PLA陣列圖,在PLA的與陣列中需產生7個乘積項,或陣列輸出是Si和Ci+1。如圖3所示。五、已知維持一阻塞型D觸發(fā)器的CP、RD、SD及D端的波形,試繪出其Q端波形?！?分解：RD和SD是直接復位和直接置位端,當RD=0,SD=1時,觸發(fā)器將被置成0態(tài)；當RD=1,SD=0時,觸發(fā)器將被置成1態(tài)；當RD=1,SD=1時,觸發(fā)器正常工作,在時鐘脈沖的有效跳變沿到來時,其次態(tài)輸出取決與輸入D端,

Qn+1=D;由此可畫出時序波形圖。注：D觸發(fā)器的有效跳變沿是上升沿,觸發(fā)器的狀態(tài)改變只可能發(fā)生在時鐘的上升沿到來的時候。六、試繪出"1100"序列信號檢測器的原始狀態(tài)轉換圖及最簡狀態(tài)轉換表。七、已知四位二進制同步計數器T1161的功能表和邏輯表符號?！灿嫈禒顟B(tài)按自然二進制碼轉換,QD為最高位,依次為QC、QB、QA,QCC=TQDQCQBQA?！?6分利用R端構成M=5的計數器,寫出態(tài)序表和邏輯電路連接圖。表3

態(tài)序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

1

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1

0

050

1

0

10

0

0

02.分析下圖所示電路的功能,M=？且寫出態(tài)序表。表4

態(tài)序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

1

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1

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050

1

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160

1

1

070

1

1

180

0

0

0由表可看出該計數器是一個模M=8的計數器.八、試設計一個序列長度S=15的m序列脈沖產生器。解:要產生S=15的m序列碼,首先根據確定n=4,再查表7-21<見自學參考>可得反饋函數：D1=f〔Q=Q3⊕Q4。由此可畫出S=15的m序列碼發(fā)生器,如圖10所示。由于電路處于全0狀態(tài)時F=0,故采用此方法設計的m序列發(fā)生器不具有自啟動特性。為了使電路具有自啟動能力可以在反饋方程中加全0校正項,此時反饋函數為：其邏輯電路如圖11所示。試題三一、填空題〔共26分1．〔40F16=〔__________8=〔___________10。2．F〔A,B,C=1,其最小項表達式F=Σm〔______________。3.〔45910=〔8421BCD=<>余3碼4．CMOS"與非"門不用的多余輸入端的處理方法有：______________________。5．集電極開路OC門的主要用途有_______________________________________。6．施密特觸發(fā)器與雙穩(wěn)態(tài)觸發(fā)器的區(qū)_____________________________________。7．PROM與EPROM的主要區(qū)別為___________________________________________。8．組合電路與時序電路的區(qū)別________________________________________。二、簡化下列函數,且寫出其最簡的"與非"表達式?！?2分1．〔用代數法2．三、由與非門構成的某表決電路如圖1所示,其中A、B、C、D表示四個人,Z為1時表示議案通過,〔1試分析電路,說明議案通過情況共有幾種；〔2分析A、B、C、D中誰權力最大。四、用八選一數據選擇器T576實現函數F?！?分五、用一片四位二進制加法器T693〔邏輯符號如下圖所示實現余三BCD碼至8421BCD碼的轉換。〔需列出真值表,畫出電路連接圖〔8分六、作1110序列檢測器的狀態(tài)轉換圖,并求出最簡狀態(tài)轉換表?！?分八、四位二進制同步計數器T1161的功能表如下〔計數狀態(tài)按自然二進制碼轉換,QD為最高位,依次為QC、QB、QA?！睶CC=T·QD·QC·QB·QA〔16分分析下圖所示電路功能〔M=？且寫出態(tài)序表。利用LD端構成模M=7的同步計數器,并寫出態(tài)序表和邏輯電路連接圖。九、試用D觸發(fā)器及PLA構成一個模4的同步計數器?！残栌性O計過程試題三答案一、填空題〔共26分1．〔40F162=〔103910。2．F〔A,B,C=1,其最小項表達式F=Σm〔0,1,2,3,4,5,6,7。3．〔45910=〔8421BCD=<>余3碼4．CMOS"與非"門不用的多余輸入端的處理方法有：接高電平或與其他輸入端相連。5．集電極開路OC門的主要用途有線與、電平轉換、驅動感性負載。6．施密特觸發(fā)器與雙穩(wěn)態(tài)觸發(fā)器的區(qū)別為施密特觸發(fā)器是靠電平觸發(fā),適用于慢變化的信號,而雙穩(wěn)態(tài)觸發(fā)器是脈沖觸發(fā),不適合于慢變的信號。7．PROM與EPROM的主要區(qū)別為PROM只能改寫一次,而EPROM是可多次改寫。8．組合電路與時序電路的區(qū)別為組合電路不具有記憶功能,其輸出只與當前的輸入有關,而與電路的前一時刻的輸出狀態(tài)無關。二、簡化下列函數,且寫出其最簡的"與非"表達式?！?2分1.<代數法>解:〔加入〔消去〔消去2.解:首先畫出函數的卡諾圖如圖13所示然后化簡得函數的最簡與或式,再利用還原律和反演律將表達式變成與非表達式。三、由與非門構成的某表決電路如圖例1所示,其中A、B、C、D表示四個人,Z為1時表示議案通過,〔1試分析電路,說明議案通過情況共有幾種；〔2分析A、B、C、D中誰權力最大。解:<1>由組合電路分析步驟

<a>首先逐級寫出電路的輸出表達式

Z=

<b>畫出函數的卡諾圖

由函數的卡諾圖可看出函數式已是最簡;

<c>列真值表

從上述分析可看出議案通過情況共有7種

0111,1001,1010,1011,1101,1110,1111;

<2>由上面分析可看出只要A=1時議案通過的可能性最大,因而A的權利最大。四、用八選一數據選擇器T576實現函數F?！?分解：由于八選一數據選擇器的地址輸入〔通道選擇信號有：A2A1A因此將ABC三個變量做地址輸入信號,而D作為數據輸入。因而實現函數F的關鍵是根據函數式確定數據輸入D0～D7求數據輸入D0～D7可以采用代數法也可采用卡諾圖來求本題采用卡諾圖法來求：1．首先分別畫出函數和選擇器的卡諾圖如圖5〔a、〔b。圖〔b為取A、B、C作地址選擇畫出的選擇器卡諾圖,當ABC由000～111變化,其相應的輸出數據為D0～D7,因此反映在卡諾圖上相應的方格分別填入D0～D7,其余的一個變量D可組成余函數。對照圖5〔a和〔b可確定D0～D7,其方法是：圖〔b中Di對應于圖〔a中的方格內全為1,則此Di=1；反之,若方格內全為0,則Di=0。圖〔b中Di對應于圖〔a中的方格內有0也有1,則Di應為1格對應的輸入變量的積之和〔此積之和式中只能含余下變量D。由此得Di為D0=0D1=1D2=1D3=0D4=1D5=1D6=0D7=1其邏輯圖如圖6所示。五、用一片四位二進制加法器T693〔邏輯符號如下圖所示實現余三BCD碼至8421BCD碼的轉換。〔需列出真值表,畫出電路連接圖〔8分解：根據題意要求設計一個實現余三BCD碼至8421BCD因而,電路的輸入變量用X3X2X1X0來表示輸入的余三BCD輸出變量用Y3Y2Y1Y0代表輸出的8421BCD,由此列出真值表,真值表中同時給出碼所對應的十進制數。輸入〔余三BCD碼

X3X2X1X0輸出〔8421BCD碼

Y3Y2Y1Y0十進制數001100000010000011010100102011000113011101004100001015100101106101001117101110008110010019由表可看出,欲將余三BCD碼轉至8421BCD只要將輸入余三BCD碼減3〔0011即可得到所對應的8421BCD。題目要求用加法器來實現,而欲實現的是減3,可轉換成余三BCD加-3的補碼來實現。因此,用一塊四位加法器在一組輸入端A3、A2、A1、A0加余三BCD碼,而另一組輸入B3、B2、B1、B0加上常數〔-3補碼=1101,進位輸入端C0接0,則在輸出端Y3、Y2、Y1和Y0得到的是余3碼。圖7為轉換電路的邏輯圖。六、作1110序列檢測器的狀態(tài)轉換圖,并求出最簡狀態(tài)轉換表。〔8分解：1、畫出原始狀態(tài)圖。輸入端X：輸入一串行隨機信號輸出端Z：當X出現1110序列時,Z=1,否則,Z=0。由此可畫出原始狀態(tài)圖如圖8所示：2、對原始狀態(tài)圖進行簡化得最簡狀態(tài)表由原始狀態(tài)表可看出狀態(tài)A和E在相同的輸入下,其輸出和次態(tài)完全相同,因而狀態(tài)A和狀態(tài)E是等價態(tài),可合并為同一個狀態(tài)。而其它狀態(tài)都不是等價態(tài),因而不能合并。由此得到簡化后的最簡狀態(tài)圖和最簡狀態(tài)表。七、四位二進制同步計數器T1161的功能表如下〔計數狀態(tài)按自然二進制碼轉換,QD為最高位,依次為QC、QB、QA。〔QCC=T·QD·QC·QB·QA〔16分1.分析下圖所示電路功能〔M=？且寫出態(tài)序表。解：由邏輯電路圖可看出,該電路是利用反饋清零法實現相應的計數的.態(tài)序表如下表4

態(tài)序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

1

140

1

0

050

1

0

160

1

1

00

0

0

0由態(tài)序表可以看出,該電路實現的是同步的模M=6的計數器.2.利用LD端構成模M=7的同步計數器,并寫出態(tài)序表和邏輯電路連接圖。解：表4

態(tài)序表CPQDQCQBQA00

0

0

010

0

0

120

0

1

030

0

1

140

1

0

050

1

0

160

1

1

070

0

0

0八、試用D觸發(fā)器及PLA構成一個模4的同步計數器。〔需寫出設計過程解：第一步畫出原始狀態(tài)圖按題目要求設計一個模4的計數器,由此可只電路只有四個狀態(tài),用兩位二進制碼來表示,由此可直接畫出編碼以后的狀態(tài)圖。計數器無外加控制輸入端,狀態(tài)轉換是在CP脈沖控制下實現的,輸出端用Z表示模4計數器的進位輸出端。第二步

選觸發(fā)器,求觸發(fā)器的控制函數和輸出函數。題目要求用D觸發(fā)器,由于每個狀態(tài)用兩位二進制碼來表示,因而需用兩個D觸發(fā)器。用Q1和Q0分別表示兩個觸發(fā)器的狀態(tài)。欲求觸發(fā)器的控制函數和輸出函數應首先列出狀態(tài)表,如表所示。Q1n

Q0nQ1n+1

Q0n+1D1D0Z0

00

10

100

11

01

001

01

11

101

10

00

01由狀態(tài)表可直接寫出控制函數和輸出函數的表達式：Z=Q1nQ0n

第三步

畫出邏輯電路圖PLA陣列輸入量來自兩個觸發(fā)器的輸出,其與陣列產生所需要的四個與項〔乘積項,或陣列的輸出有三個D1、D0、Z。由此可畫出邏輯電路圖如圖12所示。綜合測試1一、填空題〔20分1.函數的反函數=。2.有兩個TTL與非門,測得它們的關門電平分別為VOFFA=1.1V,VOFFB=0.9V；開門電平分別為VONA=1.3V,VONB=1.7V。它們輸出的高電平和低電平相同,需要一個抗干擾能力大的門,應選.。3.優(yōu)先編碼器74LS148輸入為—,輸出為、、。當使能輸入,,時,輸出應為________________________。4.將D觸發(fā)器的D端連在端上,假設Q〔t=0,則經過100個脈沖作用后,它的次態(tài)Q<t+100>為_________________________。5.已知一個最長線性序列碼發(fā)生器的反饋函數是F〔Q=Q5Q6,試求：序列碼的長度S=；需用觸發(fā)器的個數N=。6.RAM的優(yōu)點是__________,___________；缺點是___________,它是______存儲器。7.簡述EPROM實現不同規(guī)模邏輯函數的特點。二、用卡諾圖化簡邏輯函數,并化簡成最簡的與非-與非式。〔5分三、判斷圖示電路能否按各圖所要求的邏輯關系正常工作？若不能,說明理由,并指出如何修改,才能實現電路要求的功能。〔10分TTL或CMOS門TTLOC門TTL或CMOS門TTL三態(tài)門四、由主從J-K觸發(fā)器組成的電路如圖所示,設其初態(tài)為0。試畫出電路在CP脈沖作用下,Q及Y端的波形?！?5分五、用四選一數據選擇器及門電路實現一位二進制全減運算。〔15分六、已知四位二進制同步計數器CT74161和CT74163的功能表如下：〔QD為最高位,QA為最低位,QCC=TQDQCQBQA〔15分

CT74161功能表輸入輸出CPRLDP<S1>T<S2>ABCDQAQBQCQDФ0ФФФФФФФ0000↑10ФФABCDABCDФ110ФФФФФ保持Ф11Ф0ФФФФ保持↑1111ФФФФ計數

CT74163功能表輸入輸出CPRLDP<S1>T<S2>ABCDQAQBQCQD↑0ФФФФФФФ0000↑10ФФABCDABCDФ110ФФФФФ保持Ф11Ф0ФФФФ保持↑1111ФФФФ計數1、采用CT74161,利用R端構成M=9的計數器,寫出態(tài)序表,畫出邏輯電路圖。2、采用CT74163,按余3BCD碼構成M=7的計數器,寫出態(tài)序表,畫出邏輯電路圖。七、芯片CT4161功能和PROM組成下圖所示電路,CT4161是同步16進制計數器,QD、QC、QB、QA狀態(tài)由0000,0001到1111,再重復。要求：〔1分析W、X、Y、Z的函數表達式。〔2在CP作用下,分析W、X、Y、Z端順序輸出的8421BCD碼的狀態(tài),并說明電路的功能?！?0分綜合測試1答案一、填空題〔20分1.函數的反函數。2.有兩個TTL與非門,測得它們的關門電平分別為VOFFA=1.1V,VOFFB=0.9V；開門電平分別為VONA=1.3V,VONB=1.7V。它們輸出的高電平和低電平相同,需要一個抗干擾能力大的門,應選A門.。3.優(yōu)先編碼器74LS148輸入為—,輸出為、、。當使能輸入,,時,輸出應為001。4.將D觸發(fā)器的D端連在端上,假設Q〔t=0,則經過100個脈沖作用后,它的次態(tài)Q<t+100>為0

。5.已知一個最長線性序列碼發(fā)生器的反饋函數是F〔Q=Q5Q6,試求：序列碼的長度S=63；需用觸發(fā)器的個數N=6。6.RAM的優(yōu)點是讀寫方便,使用靈活；缺點是斷電后原存于RAM的信息丟失,它是易失性存儲器。7.簡述EPROM實現不同規(guī)模邏輯函數的特點。答：EPROM是與陣列固定,輸入信號的每個組合都固定連接〔不管這個組合是否會被使用,所以與門陣列為全譯碼陣列,它經常被用來作為數據存儲器。還可方便地用EPROM來實現簡單的邏輯函數,若實現復雜的邏輯函數,則會隨著輸入信號的增加,使得芯片面積增大,利用率和工作速度降低等情況發(fā)生,例如,輸入信號有10個,所需要的函數乘積項僅有40個的時候,由于固定的與陣列所產生的10個信號的乘積項有210=1024個,所以將所有的乘積項〔1024減去所需的乘積項〔40就有984個乘積項被空閑。實際上,大多數組合邏輯函數的最小項不超過40個,則使得PROM芯片的面積利用率不高,功耗增加。二、用卡諾圖化簡邏輯函數,并化簡成最簡的與非-與