《數(shù)字電子技術(shù)》題庫

《數(shù)字電子技術(shù)》題庫

一、單選題

1、邏輯函數(shù)中的邏輯“與”和它對(duì)應(yīng)的邏輯代數(shù)運(yùn)算關(guān)系為（B）。

A、邏輯加B、邏輯乘C、邏輯非D、邏輯除

2、十進(jìn)制數(shù)100對(duì)應(yīng)的二進(jìn)制數(shù)為（C）。

A、1011110B、1100010C、1100100D、11000100

3、和邏輯式而表示不同邏輯關(guān)系的邏輯式是（B）。

A、A+BB、C、+D、AB+A

4、數(shù)字電路中機(jī)器識(shí)別和常用的數(shù)制是（A）。

A、二進(jìn)制B、八進(jìn)制C、十進(jìn)制D、十六進(jìn)制

5、以下表達(dá)式中符合邏輯運(yùn)算法則的是（D

A、C?C=C2B、1+1=10C、0<1D、A+l=l

6、A+BC=（C）。

A、A+BB、A+CC、（A+B）（A+C）D、B+C

7、利用反演規(guī)則求一個(gè)邏輯函數(shù)F的反函數(shù)，不可將F中的（C

A、“?”換成“+”換成“

B、原變量換成反變量，反變量換成原變量

C、變量不變

D、常數(shù)中“0”換成“1”，“1”換成“0”

8、邏輯變量的取值1和0可以表示（D）。

A、開關(guān)的閉合、斷開B、電位的高、低C、真與假D、以上全是

9、求一個(gè)邏輯函數(shù)F的對(duì)偶式，不可將F中的（B）?

A、“?”換成“+”換成“

B、原變量換成反變量，反變量換成原變量

C、變量不變

D、常數(shù)中“0”換成“1”，“1”換成“0”

10、1010的基數(shù)是（B）。

A、10B、2C、16D、8

11、十六進(jìn)制數(shù)的權(quán)值是（C）。

A、10的幕B、8的哥C、16的幕D、2的幕

12、下列（B）是3變量ABC的最小項(xiàng)。

A、ABB、ABCC、ACD、A+B

13、邏車單項(xiàng)血所的邏輯相鄰項(xiàng)為（AX

A、ABCDB、ABCDC、ABCDD、ABCD

14、實(shí)現(xiàn)邏輯函數(shù)Y=AB?所需要用（B）。

A、兩個(gè)與非門B、3個(gè)與非門C、兩個(gè)或非門D、3個(gè)或非門

15、與邏輯表達(dá)式/=質(zhì)+A5相同的表達(dá)式是（A）。

A、A@BB、A十8C、A?BD、A?B

16、邏輯函數(shù)中的邏輯“或”和它對(duì)應(yīng)的邏輯代數(shù)運(yùn)算關(guān)系為（B）。

A、邏輯乘B、邏輯加C、邏輯減D、邏輯非

17、n變量最多能構(gòu)成（C）個(gè)最小項(xiàng)。

A、2nB、n2C、2nD、n

18、BCD碼稱為（A）。

A、二-十進(jìn)制代碼B、十-二進(jìn)制代碼C、二-八進(jìn)制代碼D、八-二進(jìn)制代碼

19、八進(jìn)制數(shù)57轉(zhuǎn)化為十進(jìn)制數(shù)是（B）.

A、57B、47C、37D、27

20、利用卡諾圖化簡(jiǎn)邏輯函數(shù)，通常只用于不超過（B）個(gè)變量的邏輯函數(shù)式。

A、3B、4C、5D、6

21、在（D）輸入情況下，“與非”運(yùn)算的結(jié)果是邏輯0。

A、全部輸入是0B、任一輸入是0C、僅一輸入是0D、全部輸入是1

22、在（A）輸入情況下，“或非”運(yùn)算的結(jié)果是邏輯1。

A、全部輸入是0B、全部輸入是1

C、任一輸入為0,其他輸入為1D、任一輸入為1

23、具有“有1出0、全。出1”功能的邏輯門是（B）。

A、與非門B、或非門C、異或門D、同或門

24、兩個(gè)類型的集成邏輯門相比較，其中（B）型的抗干擾能力更強(qiáng)。

A、TTL集成邏輯門B、CMOS集成邏輯門

C、CBD集成邏輯門D、CCD集成邏輯門

25、CMOS電路的電源電壓范圍較大，約在（B）。

A、-5V-+5VB、3-18VC、5-15VD、+5V

26、若將一個(gè)TTL異或門當(dāng)做反相器使用，則異或門的A和B輸入端應(yīng)：（A）。

A、B輸入端接高電平，A輸入端做為反相器輸入端

B、B輸入端接低電平，A輸入端做為反相器輸入端

C、A、B兩個(gè)輸入端并聯(lián)，做為反相器的輸入端

D、不能實(shí)現(xiàn)

27、（C）的輸出端可以直接并接在一起，實(shí)現(xiàn)“線與”邏輯功能。

A、TTL與非門B、三態(tài)門C、0C門D、與門

28、（C）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。

A、OCflB、TTL與非門C、三態(tài)門D、與門

29、一個(gè)兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（C）。

A、與非門B、或門C、或非門D、異或門

30、一個(gè)四輸入的與非門，使其輸出為0的輸入變量取值組合有（B）。

A、15種B、1種C、3種D、7種

31、二極管具有“正向?qū)?、反向截止”的（B）導(dǎo)電性。

A、雙向B、單向C、前向D、后向

32、二極管在數(shù)字電路中所起的作用是（B）作用。

A、放大B、開關(guān)C、縮小D、整流

33、要使與門輸出恒為0,可將與門的一個(gè)輸入端（A）。

A、接0B、接1C、接0、1都可以D、輸入端并聯(lián)

34、要使或門輸出恒為1,可將或門的一個(gè)輸入端（B）。

A、接0B、接1C、接0、1都可以D、輸入端并聯(lián)

35、在使用。（:門時(shí)，輸出端通過電阻接（C）。

A、地B、輸入端C、電源D、以上都不對(duì)

36、線與是將兩個(gè)以上的門電路的輸出端直接并聯(lián)起來，實(shí)現(xiàn)幾個(gè)函數(shù)的（D）。

A、邏輯非B、邏輯加C、邏輯或D、邏輯乘

37、三態(tài)門的輸出不包括（D）。

A、0態(tài)B、1態(tài)C、高阻態(tài)D、低阻態(tài)

38、若集成芯片引腳上的功能標(biāo)號(hào)為NC,則表示該引腳為（C）。

A、電源端B、接地端C、空腳D、輸入端

39、集成芯片外引腳的識(shí)別方法是將集成塊正面對(duì)準(zhǔn)使用者，以凹口側(cè)小標(biāo)志點(diǎn)為起

始腳1,（B）方向向前數(shù)1,2,3...N腳。

A、順時(shí)針B、逆時(shí)針C、同D、以上都不對(duì)

40、TTL集成門電路的電源電壓約在（D）。

A、-5V-+5VB、3-18VC、5-15VD、+5V

41、下列各型號(hào)中屬于優(yōu)先編譯碼器是（C）。

A、74LS00B、74LS138C、74LS148D、74LS48

42、七段數(shù)碼顯示管TS547是（B）?

A、共陽極LED管B、共陰極LED管C、共陽極LCD管D、共陰極LCD管

43、八輸入端的編碼器按二進(jìn)制數(shù)編碼時(shí)，輸出端的個(gè)數(shù)是（B）。

A、2個(gè)B、3個(gè)C、4個(gè)D、8個(gè)

44、四輸入的譯碼器，其輸出端最多為（D）。

A、4個(gè)B、8個(gè)C、10個(gè)D、16個(gè)

45、當(dāng)74LS148的輸入端W~77按順序輸入11011101時(shí)，輸出匕~/為（C）。

A、101B、010C、001D、110

46、譯碼器的輸入量是（A）o

A、二進(jìn)制B、八進(jìn)制C、十進(jìn)制D、十六進(jìn)制

47、編碼器的輸出量是（A）.

A、二進(jìn)制B、八進(jìn)制C、十進(jìn)制D、十六進(jìn)制

48、74LS138屬于（A）。

A、譯碼器B、編碼器C、混碼器D、濾波器

49、74LS147屬于（B）。

A、譯碼器B、編碼器C、混碼器D、濾波器

50、74LS148屬于（B）。

A、譯碼器B、編碼器C、混碼器D、濾波器

51、若在編碼器中有50個(gè)編碼對(duì)象，則要求輸出二進(jìn)制代碼位數(shù)為（C）位。

A、10B、5C、6D、50

52、一個(gè)16選1的數(shù)據(jù)選擇器，其地址輸入端有（C）個(gè)。

A、1B、3C、4D、16

53、8路數(shù)據(jù)分配器，其地址輸入端有（B）個(gè)。

A、2B、3C、4D、8

54、用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)丫=44+44,應(yīng)使⑺）?

A、=D?=。,D]=D?=1B、Dq=D[=1,￡>,=D、=0

C、￡>（）=A=0,A=2=1D、DQ=D、=1,￡>,=Dy=0

55、能對(duì)二進(jìn)制數(shù)進(jìn)行比較的電路是（D）。

A、數(shù)據(jù)分配器B、編碼器C、數(shù)據(jù)選擇器D、數(shù)值比較器

56、七段顯示譯碼器是用來與（C）配合，把以二進(jìn)制BCD碼表示的數(shù)字信號(hào)轉(zhuǎn)換為輸入信

號(hào)。

A、數(shù)據(jù)分配器B、編碼器C、數(shù)碼管D、數(shù)值比較器

57、當(dāng)74LS138的輸入端ABC按順序輸入101時(shí)，輸出端可~匕為（C）。

A、11111011B、11110111C、11011111D、11111101

58、“日”字形數(shù)碼管是由（D）段發(fā)光管組成，用來顯示。?9十個(gè)數(shù)碼。

A>8B、5C、6D、7

59、組合邏輯電路在功能描述上不包括（C）。

A、真值表B、波形圖C、狀態(tài)轉(zhuǎn)換圖D、邏輯表達(dá)式

60、多路分配器可以直接用（A）來實(shí)現(xiàn)。

A、譯碼器B、編碼器C、比較器D、濾波器

61、僅具有置“0”和置“1”功能的觸發(fā)器是（C

A、基本RS觸發(fā)器B、鐘控RS觸發(fā)器

C、D觸發(fā)器D、JK觸發(fā)器

62、由與非門組成的基本RS觸發(fā)器不允許輸入的變量組合亍?京為（A）。

A、00B、01C、10D、11

63、鐘控RS觸發(fā)器的特征方程是（D）。

A、Qn+'=R+QnB、Qn+l=S+Qn

C、Qn+'=R+SQnD、Qn+'=S+RQn

64、僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是（B）.

A、JK觸發(fā)器B、T觸發(fā)器C、D觸發(fā)器D、T'觸發(fā)器

65、觸發(fā)器由門電路構(gòu)成，但它不同于門電路功能，主要特點(diǎn)是具有（C

A、翻轉(zhuǎn)功能B、保持功能C、記憶功能D、置0置1功能

66、TTL集成觸發(fā)器直接置0端示D和直接置1端在觸發(fā)器正常工作時(shí)應(yīng)（C）。

A、RD=1,SD-0B、RD=0,SD=1

C、保持高電平“1”D、保持低電平“0”

67、按觸發(fā)器觸發(fā)方式的不同，雙穩(wěn)態(tài)觸發(fā)器可分為（C）。

A、高電平觸發(fā)和低電平觸發(fā)B、上升沿觸發(fā)和下降沿觸發(fā)

C、電平觸發(fā)或邊沿觸發(fā)D、輸入觸發(fā)或時(shí)鐘觸發(fā)

68、按邏輯功能的不同,雙穩(wěn)態(tài)觸發(fā)器可分為（D）。

A、RS、JK、D、T等B、主從型和維持阻塞型

C、TTL型和MOS型D、上述均包括

69、為避免“空翻”現(xiàn)象，應(yīng)采用（B）方式的觸發(fā)器。

A、主從觸發(fā)B、邊沿觸發(fā)C、電平觸發(fā)D、上述均包括

70、為防止“空翻”，應(yīng)采用（C）結(jié)構(gòu)的觸發(fā)器。

A、TTLB、MOSC、主從或維持阻塞D、上述均包括

71、存儲(chǔ)8位二進(jìn)制信息要（D）個(gè)觸發(fā)器。

A、2B、3C、4D、8

72、對(duì)于JK觸發(fā)器，若J=K,則可完成（C）觸發(fā)器的邏輯功能。

A、RSB、DC、TD、V

73、欲使JK觸發(fā)器孽。向=。"工作，可使JK觸發(fā)器的輸入端（A）。

A、J=Q,KB、J—K—\

C、7=1,K=QD、J=Q,K=Q

74、欲使D觸發(fā)器按Q"+i=Qn工作，應(yīng)使輸入。=（D）。

A>0B、1C、QD、Q

75、為實(shí)現(xiàn)JK觸發(fā)里轉(zhuǎn)換為D觸發(fā)器，p使（A）。

A、J=D,K=1）8、J=1）,K=D

C、J=K=1）D、J=K=D

76、對(duì)于JK觸發(fā)器，若J=K=1,則可完成（B）觸發(fā)器的邏輯功能。

A、RSB、VC、TD、D

77、僅具有翻轉(zhuǎn)功能的觸發(fā)器是（C）?

A、JK觸發(fā)器B、T觸發(fā)器C、T'觸發(fā)器D、D觸發(fā)器

78、欲使JK觸發(fā)器孽0"+i=。"工作，可使JK觸發(fā)器的輸入端（B

A、J=Q,K=%B、J—K—\

C、J=K=QD、J—K—Q

79、欲使D觸發(fā)器按=0"工作，應(yīng)使輸入口=（C）o

A、0B、1C、QD、Q

80、由與非門組成的同步RS觸發(fā)器不允許輸入的變量組合亍為（D）。

A、00B、01C、10D、11

81、描述時(shí)序邏輯電路功能的兩個(gè)必不可少的重要方程式是（B

A、次態(tài)方程和輸出方程B、次態(tài)方程和驅(qū)動(dòng)方程

C、驅(qū)動(dòng)方程和時(shí)鐘方程D、驅(qū)動(dòng)方程和輸出方程

82、用8421BCD碼作為代碼的十進(jìn)制計(jì)數(shù)器，至少需要的觸發(fā)器個(gè)數(shù)是（C）。

A、2B、3C、4D、5

83、按觸發(fā)器狀態(tài)轉(zhuǎn)換與時(shí)鐘脈沖CP的關(guān)系分類，計(jì)數(shù)器可分為（A）兩大類。

A、同步和異步B、加計(jì)數(shù)和減計(jì)數(shù)

C、二進(jìn)制和十進(jìn)制D、八進(jìn)制和十進(jìn)制

84、一位觸發(fā)器可以存儲(chǔ)（A）個(gè)二進(jìn)制代碼。

A、1B、2C、4D、8

85、由3級(jí)觸發(fā)器構(gòu)成的環(huán)形和扭環(huán)形計(jì)數(shù)器的計(jì)數(shù)模值依次為（D）。

A、模6和模3B、模8和模8C、模6和模8D、模3和模6

86、下列敘述正確的是（D）

A、譯碼器屬于時(shí)序邏輯電路B、寄存器屬于組合邏輯電路

C、編碼器屬于時(shí)序邏輯電路D、計(jì)數(shù)器屬于時(shí)序邏輯電路

87、以下（A）不是利用中規(guī)模集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器的方法。

A、復(fù)位法B、反饋預(yù)置數(shù)法C、級(jí)聯(lián)法D、反饋清0法

88、設(shè)計(jì)1個(gè)能存放8位二進(jìn)制代碼的寄存器，需要（A）觸發(fā)器。

A、8位B、2位C、3位D、4位

89、在下列器件中，不屬于時(shí)序邏輯電路的是（C）

A、計(jì)數(shù)器B、讀/寫存儲(chǔ)器C、全加器D、寄存器

90、利用反饋預(yù)置數(shù)法構(gòu)成N進(jìn)制計(jì)數(shù)器，應(yīng)將（B）所對(duì)應(yīng)二進(jìn)制代碼中的“1”取出送入

與非門的輸入端。

A、NB、預(yù)置數(shù)+N-1

C、N-lD、預(yù)置數(shù)+N

91、同步計(jì)數(shù)器和異步計(jì)數(shù)器比較，同步計(jì)數(shù)器的顯著優(yōu)點(diǎn)是（A）。

A、工作速度高B、觸發(fā)器利用率高

C、電路簡(jiǎn)單D、不受時(shí)鐘信號(hào)CP控制

92、把一個(gè)五進(jìn)制計(jì)數(shù)器與一個(gè)四進(jìn)制計(jì)數(shù)器串聯(lián)可得到（D）進(jìn)制計(jì)數(shù)器。

A、四B、五C、九D、二十

93、異步計(jì)數(shù)器和同步計(jì)數(shù)器比較，異步計(jì)數(shù)器的顯著優(yōu)點(diǎn)是（C）。

A、工作速度高B、觸發(fā)器利用率高

C、電路簡(jiǎn)單D、不受時(shí)鐘信號(hào)CP控制

94、對(duì)于一個(gè)8位移位寄存器，在串行輸入時(shí)經(jīng)（D）個(gè)脈沖后，8位數(shù)碼全部移入寄存器

中。

A、1B、2C、4D、8

95、力口/減計(jì)數(shù)器的功能是（A）。

A、既能進(jìn)行加法計(jì)數(shù)又能進(jìn)行減法計(jì)數(shù)

B、加法計(jì)數(shù)和減法計(jì)數(shù)同時(shí)進(jìn)行

C、既能進(jìn)行二進(jìn)制計(jì)數(shù)又能進(jìn)行十進(jìn)制計(jì)數(shù)

D、既能進(jìn)行同步計(jì)數(shù)又能進(jìn)行異步計(jì)數(shù)

96、通常將一次循環(huán)所包含的狀態(tài)總數(shù)稱為時(shí)序邏輯電路的（C）。

A、周期B、計(jì)數(shù)C、模D、真值表

97、當(dāng)時(shí)序邏輯電路的觸發(fā)器位數(shù)為n時(shí)，電路狀態(tài)按二進(jìn)制數(shù)的自然態(tài)序循環(huán)，經(jīng)歷的獨(dú)

立狀態(tài)（D）時(shí)稱為二進(jìn)制計(jì)數(shù)器。

A、n個(gè)B、2n個(gè)C、M個(gè)D、2n個(gè)

98、異步計(jì)數(shù)器74LS90的R01R02端具有（B）功能。

A、置1B、異步清零C、異步置9D、計(jì)數(shù)

99、異步計(jì)數(shù)器74LS90的S91s92端具有（O功能。

A、計(jì)數(shù)B、異步清零C、異步置9D、異步置1

100、74LS161集成計(jì)數(shù)器不具有（B）功能。

A、加法計(jì)數(shù)B、減法計(jì)數(shù)C、數(shù)據(jù)保持D、同步置數(shù)

二、判斷題

1、因?yàn)檫壿嫳磉_(dá)式A+B+AB=A+B成立，所以AB=0成立。（乂）

2、異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。（，）

3、8421BCD碼、2421BCD碼和余3碼都屬于有權(quán)碼。（x）

4、二進(jìn)制計(jì)數(shù)中各位的基是2,不同數(shù)位的權(quán)是2的幕。（/）

5、每個(gè)最小項(xiàng)都是各變量相“與”構(gòu)成的，即n個(gè)變量的最小項(xiàng)含有n個(gè)因子。（，）

6、在邏輯運(yùn)算中，“與”邏輯的符號(hào)級(jí)別最高。（/）

7、二極管和三極管在數(shù)字電路中可工作在截止區(qū)、飽和區(qū)和放大區(qū)。（x）

8、利用約束項(xiàng)化簡(jiǎn)時(shí)，將全部約束項(xiàng)都畫入卡諾圖，可得到函數(shù)的最簡(jiǎn)形式。（x）

9、卡諾圖中為1的方格均表示邏輯函數(shù)的一個(gè)最小項(xiàng)。（/）

10、在邏輯運(yùn)算中，“或”邏輯的符號(hào)級(jí)別最高。（x）

11、一個(gè)n位二進(jìn)制數(shù)，最高位的權(quán)值是211。（，）

12、十進(jìn)制數(shù)45的8421BCD碼是101101。（/）

13、余3碼是用3位二進(jìn)制數(shù)表示一位十進(jìn)制數(shù)。（x）

14、二極管可以組成與門電路，但是不能組成或門電路。（x）

15、由二值變量所構(gòu)成的因果關(guān)系稱為邏輯關(guān)系。（/）

16、邏輯函數(shù)化簡(jiǎn)之后的最簡(jiǎn)與或表達(dá)式是唯一的。（x）

17、卡諾圖化簡(jiǎn)邏輯函數(shù)的實(shí)質(zhì)是合并相鄰最小項(xiàng)。（/）

18、利用卡諾圖化簡(jiǎn)邏輯函數(shù)時(shí)，4個(gè)相鄰的最小項(xiàng)可消去2個(gè)變量。（/）

19、能夠反映和處理邏輯關(guān)系的數(shù)學(xué)工具稱為邏輯代數(shù)。（/）

20、卡諾圖是一種平面方格陣列圖，它將最小項(xiàng)按相鄰原則排列到小方格內(nèi)。（/）

21、所有的集成邏輯門，其輸入端子均為兩個(gè)或兩個(gè)以上。（x）

22、根據(jù)邏輯功能可知，異或門的反是同或門。（/）

23、具有推拉式互補(bǔ)結(jié)構(gòu)的TTL與非門可以實(shí)現(xiàn)“線與”邏輯功能。（x）

24、邏輯門電路是數(shù)字邏輯電路中的最基本單元。（/）

25、TTL和CMOS兩種集成電路與非門，其閑置輸入端都可以懸空處理。（x）

26、所有的集成邏輯門，其輸入端子均為一個(gè)或一個(gè)以上。（/）

27、0C門可以不僅能夠?qū)崿F(xiàn)“總線”結(jié)構(gòu)，還可構(gòu)成與或非邏輯。（/）

28、74LS系列產(chǎn)品是TTL集成電路的主流，應(yīng)用最為廣泛。（/）

29、74LS系列集成芯片屬于TTL型，CC4000系列集成芯片屬于CMOS型。3）

30、CMOS電路的帶負(fù)載能力和抗干擾能力均比TTL電路強(qiáng)。（x）

31、三態(tài)輸出門可以實(shí)現(xiàn)“線與”功能。（x）

32、當(dāng)兩端輸入與非門的一個(gè)輸入端接高電平時(shí)，可構(gòu)成反相器。（，）

33、74LS00是4組2輸入與非門。（/）

34、當(dāng)二輸入或非門的一個(gè)輸入端接低電平時(shí)，可構(gòu)成反相器。（/）

35、利用三態(tài)門可以實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸。（/）

36、可以將多個(gè)普通TTL與非門的輸出端直接連接在一起。（x）

37、0C門的輸出端可以直接并聯(lián)在一起。（/）

38、一個(gè)“非”門只有一個(gè)輸入端和一個(gè)輸出端。（，）

39、在所有的集成電路中，與非門的應(yīng)用最為普遍。（/）

40、推拉式互補(bǔ)結(jié)構(gòu)的TTL與非門有兩個(gè)輸出狀態(tài)，即邏輯0和邏輯1,這兩個(gè)狀態(tài)都是高阻

輸出。（x）

41、組合邏輯電路的輸出只取決于輸入信號(hào)的現(xiàn)態(tài)。（/）

42、3線一8線譯碼器電路是三一八進(jìn)制譯碼器。（x）

43、已知邏輯功能，求解邏輯表達(dá)式的過程稱為邏輯電路的設(shè)計(jì)。（/）

44、編碼電路的輸入量一定是人們熟悉的十進(jìn)制數(shù)。（x）

45、74LS138集成芯片可以實(shí)現(xiàn)任意變量的邏輯函數(shù)。（乂）

46、組合邏輯電路中的每一個(gè)門實(shí)際上都是一個(gè)存儲(chǔ)單元。（X）

47、編碼和譯碼是互逆的過程。（/）

48、共陰極結(jié)構(gòu)的顯示器需要低電平驅(qū)動(dòng)才能顯示。（x）

49、共陽極結(jié)構(gòu)的顯示器需要低電平驅(qū)動(dòng)才能顯示。（/）

50、優(yōu)先編碼器的編碼信號(hào)是相互排斥的，不允許多個(gè)編碼信號(hào)同時(shí)有效。（/）

51、二進(jìn)制譯碼器相當(dāng)于是一個(gè)最小項(xiàng)發(fā)生器，便于實(shí)現(xiàn)組合邏輯電路。（，）

52、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的功能正好相反，互為逆過程。（/）

53、只有最簡(jiǎn)的輸入、輸出關(guān)系，才能獲得結(jié)構(gòu)最簡(jiǎn)的邏輯電路。（/）

54、在普通編碼器中，任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)，否則輸出將發(fā)生混亂。（/）

55、可以將兩塊74LS147集成芯片擴(kuò)展應(yīng)用。（x）

56、LED數(shù)碼管筆劃段型在結(jié)構(gòu)上分為共陽極和共陰極兩種。（/）

57、數(shù)值比較器是用于比較兩位二進(jìn)制數(shù)大小的電路。（x）

58、74LS138集成芯片的輸出信號(hào)是高電平有效。（x）

59、一個(gè)3線-8線譯碼器能產(chǎn)生3變量函數(shù)的全部最小項(xiàng)。（/）

60、市場(chǎng)上沒有專用的數(shù)據(jù)分配器器件，實(shí)際使用中，通常用譯碼器來實(shí)現(xiàn)數(shù)據(jù)分配的功能。

（/）

61、僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是RS觸發(fā)器。（x）

62、基本的RS觸發(fā)器具有“空翻”現(xiàn)象。（x）

63、同步RS觸發(fā)器的約束條件是：R+S=0o（x）

64、JK觸發(fā)器的特征方程是：Qn+】=jen+K。。（x）

65、D觸發(fā)器的輸出總是跟隨其輸入的變化而變化。（/）

66、把JK觸發(fā)器的J、K兩端連接在一起就構(gòu)成了T觸發(fā)器。（/）

67、觸發(fā)器和邏輯門一樣，輸出取決于輸入現(xiàn)態(tài)。（x）

68、觸發(fā)器的輸出不僅取決于輸入現(xiàn)態(tài)，還和觸發(fā)器原來的狀態(tài)有關(guān)。（/）

69、CP=0時(shí)，由于JK觸發(fā)器的導(dǎo)引門被封鎖而觸發(fā)器狀態(tài)不變。（/）

70、JK觸發(fā)器可以通過電路改接轉(zhuǎn)化為D觸發(fā)器。（/）

71、集成計(jì)數(shù)器通常都具有自啟動(dòng)能力。（/）

72、使用3個(gè)觸發(fā)器構(gòu)成的計(jì)數(shù)器最多有8個(gè)有效狀態(tài)。（/）

73、同步時(shí)序邏輯電路中各觸發(fā)器的時(shí)鐘脈沖CP不一定相同。（x）

74、利用一個(gè)74LS90可以構(gòu)成一個(gè)十二進(jìn)制的計(jì)數(shù)器。（x）

75、用移位寄存器可以構(gòu)成8421BCD碼計(jì)數(shù)器。（乂）

76、十進(jìn)制計(jì)數(shù)器由10個(gè)觸發(fā)器組成。（x）

77、雙向移位寄存器可同時(shí)實(shí)現(xiàn)左移和右移功能。（/）

78、異步計(jì)數(shù)器的計(jì)數(shù)速度快。（x）

79、十進(jìn)制計(jì)數(shù)器是用十進(jìn)制數(shù)碼“。?9”進(jìn)行計(jì)數(shù)的。（x）

80、利用集成計(jì)數(shù)器芯片的預(yù)置數(shù)功能可獲得任意進(jìn)制的計(jì)數(shù)器。（/）

三、填空題

1、在邏輯關(guān)系中，最基本的關(guān)系是與邏輯、或邏輯和非邏輯。

2、在正邏輯的約定下，“1”表示高電平,“0”表示低電平。

3、十進(jìn)制整數(shù)轉(zhuǎn)換成二進(jìn)制時(shí)采用魚里余_法；十進(jìn)制小數(shù)轉(zhuǎn)換成二進(jìn)制時(shí)采用

乘2取整法。

4、邏輯代數(shù)的基本定律有交換律、結(jié)合律、分配律、反演律和吸收律。

5、最簡(jiǎn)與或表達(dá)式是指在表達(dá)式中與項(xiàng)中的變量最少,且或項(xiàng)也最少。

6、在化簡(jiǎn)的過程中，約束項(xiàng)（無關(guān)項(xiàng)）可以根據(jù)需要看作1或0。

7、卡諾圖的畫圖規(guī)則：任意兩個(gè)幾何位置相鄰的最小項(xiàng)之間,只允許?位變量的取值

不同。

8、一般都是按照進(jìn)位方式來實(shí)現(xiàn)計(jì)數(shù)的，簡(jiǎn)稱為數(shù)制。任意進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)時(shí)，

均采用按位權(quán)展開求和的方法。

9、電子電路中的信號(hào)可分為兩類，一類是時(shí)間連續(xù)的信號(hào)稱為模擬信號(hào)，另一類是時(shí)間

和幅度都離散的信號(hào)稱為數(shù)字信號(hào)。

10、十進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制和十六進(jìn)制時(shí)，應(yīng)先轉(zhuǎn)換成二進(jìn)制，然后再根據(jù)轉(zhuǎn)換的二進(jìn)數(shù)，

按照二個(gè)數(shù)碼一組轉(zhuǎn)換成八進(jìn)制,按四個(gè)數(shù)碼一組轉(zhuǎn)換成十六進(jìn)制。

11、集電極開路的TTL與非門又稱為OC門,其輸出可以線與。

12、TTL集成電路和CMOS集成電路相比較，TTL集成門的帶負(fù)載能力較強(qiáng),CMOS集成門

的抗干擾能力較強(qiáng)。

13、能實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路稱為門電路，常用的復(fù)合邏輯門有與非門、或

非門、與或非門、異或門和同或門。

14、TTL集成電路的子系列中，74s表示肖特基系列,741■表示低功耗系列。

15、功能為“有0出1、全1出0”的門電路是與非門;具有“有1出1,全0出0”功能的

門電路是或門。

16、TTL三態(tài)與非門除了具有1態(tài)和0態(tài),還有第三種狀態(tài)高阻態(tài),三態(tài)門可以實(shí)現(xiàn)總線結(jié)

構(gòu)。

17、所謂線與就是將兩個(gè)以上的門電路的輸出端直接并聯(lián)起來,用以實(shí)現(xiàn)幾個(gè)函數(shù)的邏輯

乘。

18、TTL與非門由輸入級(jí)、中間級(jí)和輸出級(jí)三部分組成。

19、當(dāng)外界干擾較小時(shí)，TTL或非門不使用的閑置輸入端應(yīng)與地相接:CMOS門輸入端

口為“與”邏輯關(guān)系時(shí)，閑置的輸入端應(yīng)接/；電平。

20、具有“或”邏輯端口的CMOS門多余的輸入端應(yīng)接低電平;即CMOS門的閑置輸入端

不允許懸空。

21、在多數(shù)數(shù)據(jù)選送過程中，能夠根據(jù)需要將其中任意一路挑選出來的電路，稱之為

數(shù)據(jù)選擇器,也叫做多路開關(guān)。

22、74LS147是10線一4線的集成優(yōu)先編碼器；

23、74LS148芯片是合線一工線的集成優(yōu)先編碼器。

24、74LS148的使能端M=_L時(shí)允許編碼；當(dāng)M=_1_時(shí)各輸出端及5；、6；均封鎖，編碼

被禁止。

25、兩片集成譯碼器74LS138芯片級(jí)聯(lián)可構(gòu)成一個(gè)4線一16線譯碼器。

26、能將某種特定信息轉(zhuǎn)換成機(jī)器識(shí)別的二進(jìn)制數(shù)碼的組合邏輯電路,稱之為編碼器。

27、能將機(jī)器識(shí)別的一MiliL數(shù)碼轉(zhuǎn)換成人們熟悉的十進(jìn)制或某種特定信息的組合邏輯電

路，稱為譯碼器。

28、二一十進(jìn)制譯碼器的功能是將8421BCD碼0000'1001轉(zhuǎn)換為對(duì)應(yīng)0、9十進(jìn)制代碼的

輸出信號(hào)。

29、數(shù)碼顯示器按顯示方式分為分段式、點(diǎn)陣式和重疊式。

30、共陰極結(jié)構(gòu)的數(shù)碼管需要高電平驅(qū)動(dòng)才能顯示,共陽極的數(shù)碼管需要低電平驅(qū)動(dòng)才能顯

zjso

31、組合邏輯電路的基本單元是門電路，時(shí)序邏輯電路的基本單元是觸發(fā)器。

32、觸發(fā)器有兩個(gè)互非的輸出端Q和0,通常規(guī)定Q=l,0=0時(shí)為觸發(fā)器的狀態(tài)；

0=0,0=1時(shí)為觸發(fā)器的0狀態(tài)。

33、兩個(gè)氣聲門組成的基本RS觸發(fā)器，正常工作時(shí)，不允許無=M=0,其特征方程為

Q"+l=S+RQ"約束條件為_++M=i_。

34、讓T觸發(fā)器恒輸入“1”就構(gòu)成了r觸發(fā)器,這種觸發(fā)器僅具有翻轉(zhuǎn)功能。

35、為有效地抑制“空翻”，人們研制出了邊沿觸發(fā)方式的主從型JK觸發(fā)器和維持阻

塞型D觸發(fā)器。

36、通常把一個(gè)CP脈沖引起觸發(fā)器多次翻轉(zhuǎn)的現(xiàn)象稱為空翻，此類觸發(fā)器的工作屬于

電平觸發(fā)方式。

37、D觸發(fā)器的輸入端子有個(gè)，具有置。和置1的功能。

38、觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)，輸出端Q=1時(shí)，觸發(fā)器為1態(tài);輸出端Q=0時(shí)，觸發(fā)器為。

態(tài)。

39、JK觸發(fā)器的次態(tài)方程為。=JQ"+~KQn；D觸發(fā)器的次態(tài)方程為（3向=。。。

40、T觸發(fā)器具有的邏輯功能是保持和翻轉(zhuǎn)。

41、時(shí)序邏輯電路通常由組合邏輯電路和存儲(chǔ)電路兩部分組成。

42、根據(jù)時(shí)序邏輯電路按各位觸發(fā)器接受_時(shí)鐘脈沖控制信號(hào)的不同，可分為同步時(shí)序邏

輯電路和^^時(shí)序邏輯電路兩大類。

43、通常用驅(qū)動(dòng)方程、狀態(tài)方程和輸出方程來描述時(shí)序邏輯電路。

44、可以用來暫時(shí)存放數(shù)據(jù)的器件稱為寄存器，若要存儲(chǔ)4位二進(jìn)制代碼，該器件必

須有4位觸發(fā)器。

45、時(shí)序邏輯電路中某計(jì)數(shù)器中的無效碼若在開機(jī)時(shí)出現(xiàn)，不用人工或其它設(shè)備的干預(yù)，計(jì)

數(shù)器能夠很快自行進(jìn)入有效循環(huán)體，使無效碼不再出現(xiàn)的能力稱為自啟動(dòng)能力。

46、若構(gòu)成一個(gè)六進(jìn)制計(jì)數(shù)器，至少要采用—一位觸發(fā)器，這時(shí)構(gòu)成的電路有上個(gè)有效

狀態(tài)。

47、移位寄存器除有存儲(chǔ)代碼的功能外,還有移位功能。

48、通常模值相同的同步計(jì)數(shù)器比異步計(jì)數(shù)器的結(jié)構(gòu)復(fù)雜，工作速度快。

49、用四位移位寄存器構(gòu)成環(huán)行計(jì)數(shù)器時(shí)，有效狀態(tài)共有_4_個(gè)；若構(gòu)成扭環(huán)計(jì)數(shù)器時(shí)，其

有效狀態(tài)是上個(gè)。

50、一位觸發(fā)器可以存儲(chǔ)L個(gè)二進(jìn)制代碼，存放n個(gè)二進(jìn)制代碼的寄存器，需用4位觸發(fā)

器來構(gòu)成。

四、簡(jiǎn)答題

1、邏輯代數(shù)與普通代數(shù)有何異同？

答：邏輯代數(shù)中僅含有0和1兩個(gè)數(shù)碼，普通代數(shù)含有的數(shù)碼是0?9個(gè)，邏輯代數(shù)是邏輯

運(yùn)算，普通代數(shù)是加、減、乘、除運(yùn)算。

2^什么是最小項(xiàng)？

答：一個(gè)具有n個(gè)邏輯變量的與或表達(dá)式中，若每個(gè)變量以原變量或反變量形式僅出現(xiàn)一次,

就可組成2n個(gè)“與”項(xiàng)，我們把這些“與”項(xiàng)稱為n個(gè)變量的最小項(xiàng)，分別記為小

3、最小項(xiàng)具有什么性質(zhì)？

答：①對(duì)于任意一個(gè)最小項(xiàng)，只有一組變量取值使它的值為1,而變量取其余各組值時(shí)，該最

小項(xiàng)均為0。

②任意兩個(gè)不同的最小項(xiàng)之積恒為0。

③變量全部最小項(xiàng)這和恒等于1。

4、試述卡諾圖化簡(jiǎn)邏輯函數(shù)的原則和步驟。

答：①根據(jù)變量的數(shù)目，畫出相應(yīng)方格數(shù)的卡諾圖；

②根據(jù)邏輯函數(shù)式，把所有為“1”的項(xiàng)畫入卡諾圖中；

③用卡諾圈把相鄰最小項(xiàng)進(jìn)行合并，合并時(shí)就遵照卡諾圈最大化原則；

④根據(jù)所圈的卡諾圈，消除圈內(nèi)全部互非的變量，每一個(gè)圈作為一個(gè)“與”項(xiàng)，將各“與”

項(xiàng)相或，即為化簡(jiǎn)后的最簡(jiǎn)與或表達(dá)式。

5、完成下列數(shù)制之間的轉(zhuǎn)換

①(365)io=(101101101)2=(555)8=(16D)16

@(11101.1)2=(29.5)io=(35.4)8=(1D.8)i6

6、完成下列數(shù)制之間的轉(zhuǎn)換

①(57.625)io=((111001.101)2=71.5)8=(39.A)i6

②(74)io=(1001010)2=(4A)16=(112)8

7、數(shù)字電路中，正邏輯和負(fù)邏輯是如何規(guī)定的？

答：數(shù)字電路中只有高、低電平兩種取值。用邏輯“1”表示高電平，用邏輯“0”表示低電

平的方法稱為正邏輯；如果用用邏輯“0”表示高電平，用邏輯“1”表示低電平，則稱為負(fù)

邏輯.

8、簡(jiǎn)述邏輯函數(shù)等式的反演規(guī)則。

答：對(duì)于任意一個(gè)函數(shù)表達(dá)式F,如果將F中的”換成”換成，“0”換成

“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，那么得到的表達(dá)式就是F

的反函數(shù)。

9、與模擬電路相比，數(shù)字電路具有哪些優(yōu)點(diǎn)？

答：(1)結(jié)構(gòu)簡(jiǎn)單，便于集成化、系列化生產(chǎn)，成本低廉，使用方便。

(2)抗干擾性強(qiáng)，可靠性高，精度高。

(3)處理功能強(qiáng)，不僅能實(shí)現(xiàn)數(shù)值運(yùn)算，還可以實(shí)現(xiàn)邏輯運(yùn)算和判斷。

(4)可編程數(shù)字電路可容易地實(shí)現(xiàn)各種算法，具有很大的靈活性。

(5)數(shù)字信號(hào)更易于存儲(chǔ)、加密、壓縮、傳輸和再現(xiàn)。

10、數(shù)字電路按集成度是如何分類的？

答：按集成度分類，由于數(shù)字電路由集成電路構(gòu)成，故可將數(shù)字電路按集成電路芯片的集成

度分為小規(guī)模(SSI,每片數(shù)十器件)、中規(guī)模(MSI,每片數(shù)百器件)、大規(guī)模(LSI,每片數(shù)千

器件)和超大規(guī)模(VLSI,每片器件數(shù)目大于1萬)數(shù)字集成電路。

11、用代數(shù)法化簡(jiǎn)邏輯函數(shù)

F=(A+B)C+AB

F=(A+歷C+M

^AC+BC+AB

解：—_

=CAB+AB

=C+AB

12、用代數(shù)法化簡(jiǎn)下列邏輯函數(shù)

F=AC+AB+BC

F=AC+AB+BC

解：=AC+BCA

=AC+B

13、用代數(shù)法化簡(jiǎn)下列邏輯函數(shù)

F=7iBC+ABC+ABC+7JBC+ABC

F=IBC+ABC+ABC+ABC+ABC

解：=(ABC+~ABC}+(ABC+ABO+{ABC+ABO

=AB+BC++AB

14、用代數(shù)法化簡(jiǎn)下列邏輯函數(shù)

F=AB+BCD+CD+ABC+ACD

F=AB+BCD+CD+ABC+ACD

=A(B+BC+CD)+C(BD+D)

=A(萬+^+}。)+5(8+萬)

=A(B+C)+C(B+D)

解：=AB+AC+^D+BC

=AB+ABC+ABC+CD+BC

=AB+CD+BC

15、用代數(shù)法化簡(jiǎn)下列邏輯函數(shù)

F=AB+AC+ABC

F=A{B+C+~BC)

解：=A{B+C+6+C)

=A

16、用代數(shù)法化簡(jiǎn)下列邏輯函數(shù)

F=ABC+ABC+BC

F=BC(A+A)+BC

解：=BC+BE

=B(C+C)

-B

17、用代數(shù)法化簡(jiǎn)f列邏呼數(shù)

F=ABC+AB+AC_

F=ABC+A(B+C)

.=ABC+ABC

解：一

=A(BC+BC)

=A

18、用代數(shù)法化簡(jiǎn)下列邏輯函數(shù)

F=AB+~AC+~BC_

F=AB+C(A+萬)

=AB+CAB

解：=AB+C

19、用代數(shù)法化簡(jiǎn)下列邏輯函數(shù)

F=屈+AC+BC+CD_

F=AB+C(A++CD

=AB+CA+27+CD

=4萬+CAB+CD

=AB+C+CD

解：=痛+C+。

20、用代數(shù)法化簡(jiǎn)下列邏輯函數(shù)

F=ABCD+BC+AD

F=C{ABD+萬)+應(yīng)？

=ACD+~BC+~AD

=D(AC+A)+BC

解：=CD+AD+BC

21、用卡諾圖化簡(jiǎn)下列邏輯函數(shù)

F=ABCD+BCCD

F=ABCD+~ABCD+BC+C~D

F=BC+CD+BC

23、用卡諾圖化簡(jiǎn)下列邏輯函數(shù)

F=7BCD+~ABD+ABC+CD+ABD

24、用卡諾圖化簡(jiǎn)下列邏輯函數(shù)

尸(ABCD)=Zm(l,2,3,5,6,7,8,9,12,13)

\CD

ABX00011110

解.FiABCD)=AC+CD+AC

25、用卡諾圖化簡(jiǎn)下列邏輯函數(shù)

尸=（A、3、C、D）=1,6,7,8,12,14,15）

F=~ABCD+~ABD+ABC+CD+ABD

27、用卡諾圖化簡(jiǎn)下列邏輯函數(shù)

F(ABCD)=Z帆(1,2,3,5,6,7,8,9,12,13)

\CD

ABX00011110

解.F(ABCD)=4?+

28、用卡諾圖化簡(jiǎn)下列邏輯函數(shù)

尸=(A、3、C、D)=^w(0,1,6,7,8,12,14,15)

29、寫出下圖所示邏輯電路的最簡(jiǎn)邏輯函數(shù)表達(dá)式。

c“一_I-

a—

上圖的邏輯函數(shù)式為：d

F=AB（C^D）^ABCTD

=（N+與）（C+。）+ABCDd

=AC-BC-AD-BD+A￡CD

30、寫出下圖所示邏輯電路的最簡(jiǎn)邏輯函數(shù)表達(dá)式。

上圖的邏輯函數(shù)式為："

產(chǎn)=（4+8）?（5+C）

=AB+AC+BC-

解：=疝+BC

31、寫出下圖所示邏輯電路的最簡(jiǎn)邏輯函數(shù)表達(dá)式。

解：Q

32、寫出下圖所示邏輯電路的最簡(jiǎn)邏輯函數(shù)表達(dá)式。

電路的邏輯函數(shù)表達(dá)式為：

F=~AB+AB

解：=

33、寫出下圖所示邏輯電路的最簡(jiǎn)邏輯函數(shù)表達(dá)式。

電路的邏輯函數(shù)表達(dá)式為:

F=A+B+A+A+B+B

=(A+B+A)(A+B+B)

=(M8+/)(.43+B)

=U+且3=/十8

34、寫出下圖所示邏輯電路的最簡(jiǎn)邏輯函數(shù)表達(dá)式。

F=AAB?BAB=AAB+BAB

=~AB{A+8）=（力+萬）（4+B）

=AA+AB+BA+BB

解：=融+瓦！

35、根據(jù)下表所示內(nèi)容，寫出相應(yīng)邏輯函數(shù)表達(dá)式，并分析其功能。

表組合邏輯電路真值表，

輸入。輸出。

ABCP尸Q

000。12

00120。

010。02

01120。

100。0-

10IP0。

110。0。

111*1P

解：從真值表輸入、輸出關(guān)系可寫出相應(yīng)邏輯函數(shù)式為：

F=JBC+ABC

顯然，電路輸入相同時(shí)，輸出才為1，否則為0。因此該電路是一個(gè)三變量一致電路。

36、電路如圖（a）所示，其輸入變量的波形如圖（b）所示。試寫出L的表達(dá)式并判斷圖中

發(fā)光二極管在哪些時(shí)段會(huì)亮。

+5V

D-1(-L

toht2hUht6h

(b)波形圖

解：由電路圖可得，L=AB?CD=AB+CD,當(dāng)L為低電平時(shí)，發(fā)光二極管會(huì)亮，由圖中

列真值表分析：發(fā)光管在tl?t2期間、t5?t6期間會(huì)亮。

37、畫出實(shí)現(xiàn)邏輯函數(shù)尸=4J+A豆C+Z?的邏輯電路。

解：對(duì)邏輯函數(shù)式進(jìn)行化簡(jiǎn)：

F=AB+ABC+AC

=A(B+BC)+AC

=A(B+C)+AC

=AB+C

根據(jù)上述最簡(jiǎn)式可畫出邏輯電路為:

38、已知輸入信號(hào)A、B的波形和輸出匕、丫2、丫3、丫4的波形，試判斷各為哪種邏輯門，并

畫出相應(yīng)邏輯門圖符號(hào)，寫出相應(yīng)邏輯表達(dá)式。

解：觀察圖示波形，判斷出Y1是與門，丫2是異或門，丫3是與非門，丫4是同或門。它們相應(yīng)的

圖符號(hào)如下:

39、邏輯門的輸入端A、B和輸出波形如圖所示，請(qǐng)分別寫出邏輯門的表達(dá)式。

(b)

(b)F=AB(c)F=A+B

40、邏輯門的輸入端A、B和輸出波形如圖所示，請(qǐng)分別寫出邏輯門的表達(dá)式。

I：i-i-|：：I：：

(d)(e)

解：(d)F=AB+AB(e)F=AB+AB

41、已知TTL主從型JK觸發(fā)器的輸入控制端J和K及CP脈沖波形如下圖所示，試根據(jù)它

們的波形畫出相應(yīng)輸出端Q的波形（設(shè)。的初態(tài)為0）。

12345

__jb-Unur

I2345

CP

ru

n

解：

42、已知TTL主從型JK觸發(fā)器的輸入控制端J和K及CP脈沖波形如下圖所示，試根據(jù)它

們的波形畫出相應(yīng)輸出端Q