全定制版圖設(shè)計學(xué)習(xí)

IC設(shè)計簡介1全定制版圖設(shè)計介紹2利用Composer‐Schematic進(jìn)行原理圖設(shè)計3利用VirtuosoLayoutEditor進(jìn)行版圖編輯4利用Diva/Dracula進(jìn)行版圖驗證及參數(shù)提取5利用Hspice對設(shè)計結(jié)果進(jìn)行后仿真6Contents目錄集成電路設(shè)計就是根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計成本，縮短設(shè)計周期以保全全局優(yōu)化，設(shè)計出滿足要求的集成電路。其最終的輸出是掩模版圖，通過制版和工藝流片得到所需的集成電路。IC設(shè)計簡介1IC的分類

按處理的信號類型分類模擬IC模擬信號是在一定連續(xù)時間范圍內(nèi)和一定連續(xù)幅度范圍內(nèi)具有確定值的信號，能表達(dá)物理系統(tǒng)狀態(tài)或行為的信息，或簡單地說，是隨時間變化的物理量，如電壓、電流(或電荷值)、壓力、溫度和電磁波等對模擬信號進(jìn)行處理的IC稱為模擬IC，如運算放大器、A／D和D／A轉(zhuǎn)換器、連續(xù)時間濾波器、開關(guān)電容濾波器、乘法器、調(diào)制器和振蕩器等數(shù)字IC數(shù)字信號是在時間和幅度的某些離散點上有確定值的信號對數(shù)字信號進(jìn)行處理的IC稱為數(shù)字IC，如控制器、微處理器、ROM和RAM等數(shù)-?；旌螴C由于模擬采樣技術(shù)和MOS工藝的發(fā)展，一個芯片能同時處理數(shù)字和模擬兩種信號，這種IC稱為數(shù)-模混合IC數(shù)-模混合集成電路的發(fā)展，出現(xiàn)了系統(tǒng)級芯片(SOC)，它結(jié)合了數(shù)字技術(shù)和模擬技術(shù)，把D／A轉(zhuǎn)換器、微處理器和存儲器等集成在單個芯片上。按生產(chǎn)的目的分類

通用集成電路：如微處理器(CPU)芯片、存儲器芯片、計算機(jī)外圍電路芯片等等。這些芯片生產(chǎn)批量大，對電路的性能和芯片的利用率要求高，而對設(shè)計的成本、設(shè)計周期的要求可以放寬。專用集成電路ASIC(applicationspecificintegratedcircuit):或用戶專用IC(customerspecificIC)為某些用戶的專門用途而生產(chǎn)的芯片，或者說是除了通用芯片以外的均屬于ASIC。其特點與通用IC正相反，并且對EDA(電子設(shè)計自動化)工具的要求較高。如半定制、定制特殊電路、PLD和FPGA電路，也包括采用門陣列和標(biāo)準(zhǔn)單元設(shè)計并制造的電路。ASSP(applicationspecificstandardproduct)專用的標(biāo)準(zhǔn)產(chǎn)品這類集成電路也是采用ASIC技術(shù)設(shè)計和制造的，但它是作為標(biāo)準(zhǔn)產(chǎn)品買給多個用戶，它被列入制造商的產(chǎn)品目錄中。如LAN用電路、圖形處理用集成電路、通信用CODEC等按設(shè)計風(fēng)格分類通用集成全定制(full-custom)方式。它主要是基于晶體管級的芯片設(shè)計，芯片中的全部器件及互連線的版圖都是按照系統(tǒng)要求進(jìn)行人工設(shè)計的，盡量達(dá)到密度高、速度快、面積小和功耗低的要求，因此批量生產(chǎn)時經(jīng)濟(jì)性好，但是設(shè)計開發(fā)時間長，設(shè)計費用高。只有對于大量生產(chǎn)的通用IC或?qū)π阅苡刑厥庖蟮碾娐凡胚m合采用全定制方式。但是最近隨著硅編譯技術(shù)的發(fā)展和設(shè)計自動化程度的不斷提高，EDA工具提供了大量的經(jīng)過精心設(shè)計好的標(biāo)準(zhǔn)化單元，使得全定制設(shè)計方法得到越來越廣泛的應(yīng)用。CMOS模擬集成電路的設(shè)計也屬于這類電路：半定制(semi-custom)方式。通常是指門陣列(gate-array)和標(biāo)準(zhǔn)單元(standard-cell)的設(shè)計方法。半定制芯片設(shè)計比較容易，用戶一般不需要進(jìn)行最低層的版圖設(shè)計，初期投資少，從設(shè)計到成品所需的時間短。另外，由于半定制設(shè)計有規(guī)則的結(jié)構(gòu)，故有利于CAD軟件設(shè)計。其缺點是芯片的面積比較大，芯片利用率低，適合于要求設(shè)計成本低、周期短而生產(chǎn)批量小的芯片設(shè)計?？删幊踢壿嬈骷?programmablelogicdevice，PLD)方式其特點是“可編程”，由IC生產(chǎn)廠家提供已經(jīng)封裝好的芯片，芯片的功能由用戶使用EDA工具“寫入”其中，編程后的芯片便成為專用集成電路。PLD包括可編程邏輯陣列(PLA)、可編程陣列邏輯(PAL)、通用陣列邏輯(GAL)、可編程門陣列(PGA)和現(xiàn)場可編程門陣列(FPGA)，其中FPGA的發(fā)展最活躍，其產(chǎn)品的等效門可達(dá)幾十萬門。PLD進(jìn)一步縮短了設(shè)計周期，降低了設(shè)計成本，有的PLD器件允許用戶多次“重寫”，大大方便了用戶，適合于新產(chǎn)品的試制和小批量的生產(chǎn)。其缺點是：由于芯片內(nèi)部連線較長，速度慢；芯片的利用率較低，集成度相對較低全定制版圖設(shè)計介紹2全定制版圖（full-custom）

所謂全定制設(shè)計方法就是利用人機(jī)交互圖形編輯系統(tǒng)，由版圖設(shè)計人員設(shè)計版圖中各個器件及器件間的連線。全定制的特點：

針對每個晶體管進(jìn)行電路參數(shù)優(yōu)化，以獲得最佳的性能（包括速度和功耗）以及最小的芯片面積?；诰w管級，適合于大批量生產(chǎn)的，要求集成度高、速度快、面積小、功耗低的通用型IC或是ASIC。Full‐custom設(shè)計流程電路設(shè)計?依據(jù)系統(tǒng)功能與指標(biāo)要求選定電路結(jié)構(gòu)–并行/串行；單端/差分；…?依據(jù)結(jié)構(gòu)分配指標(biāo)，決定各單元的類型與電路形式–放大器類型、電路；比較器類型、電路；…?依據(jù)交、直流參數(shù)設(shè)定元件值–晶體管W/L；電阻阻值；電容容值電路仿真?依據(jù)所給定的元件模型來驗證所設(shè)計的電路的功能和指標(biāo)?提供電路結(jié)構(gòu)、電路類型、元件參數(shù)等修改的依據(jù)?仿真結(jié)果可用于指導(dǎo)版圖設(shè)計，如元件的匹配要求，電源線的寬度，輸出驅(qū)動的設(shè)計等?可用于預(yù)測工藝偏差、環(huán)境參量變化對電路特性的影響?Simulationtool:Hspice，Spectre,ADS,Eldo版圖設(shè)計?電路設(shè)計和電路模擬決定電路的組成和相關(guān)參數(shù)，但還不能直接送去加工?芯片加工廠需要設(shè)計者提供對應(yīng)于所設(shè)計的電路的版圖?版圖設(shè)計將所設(shè)計的電路轉(zhuǎn)換成芯片制作所需的圖形?Cadencelayouteditor:virtuoso版圖驗證?由于加工過程中的一些偏差，版圖設(shè)計需滿足工藝廠商提供的設(shè)計規(guī)則要求，以保證功能正確和一定的成品率–DRC：Designrulecheck?版圖設(shè)計不得改變電路設(shè)計內(nèi)容，如元件參數(shù)和元件間的連接關(guān)系，因此要做版圖與電路圖的一致性檢查–LVS：Layoutvs.Schematic?Layoutverifytool:Dracula,Calibre,Assure寄生提取與后仿真?實際的電路具有寄生效應(yīng)，將會對原電路造成特性上的改變，完整的設(shè)計應(yīng)考慮版圖設(shè)計后的寄生影響?實際電路仿真的精度取決于寄生模型的準(zhǔn)確度–寄生提取LPE：LayoutParasiticExtraction?寄生提取后的網(wǎng)表包含大量的雜散元件，使后仿真時間增加，可采用devicereduction來解決?Layoutparasiticextractiontool:Dracula,CalibreD觸發(fā)器的原理圖及功能要求波形圖如下：原理圖功能要求波形圖

下面以維持阻塞D觸發(fā)器為例簡述全定制版圖設(shè)計的流程利用Composer‐Schematic進(jìn)行原理圖設(shè)計3打開服務(wù)器終端，啟動cadence?點擊Filenewlibrary彈出newlibrary窗口，建立library-命名為20121125hwx一、建立自己的library,cell和viewLibrary 自己將要設(shè)計的版圖所要存放的庫Cell設(shè)計的每一模塊單元View單元的格式，有schematic,symbol,layout等點擊OK后，出現(xiàn)如下界面，說明庫已建好。?通常在name框鍵work，右邊選Attachtoanexistingtechfile，我這里沒有工藝庫，所以選擇第一個。?在彈出的窗口中TechnologyLibrary中選擇自己的工藝庫，我這里在相應(yīng)窗口寫入自己的工藝文件。首先建立一個與非門nand單元，如下所示：?點擊Filenewcellview彈出createnewfile窗口?Libraryname:20121125hwx;cellname:nand;tool:選Composer‐Schematic在接下來的窗口中，進(jìn)行編輯與非門的邏輯電路圖?點擊Add

instance，出現(xiàn)如下窗口，選擇對應(yīng)的工藝庫如：smic18mm庫，（我這里沒有就選擇analogLib庫）找到相應(yīng)的器件如NMO及PMOS，并根據(jù)自己的工藝庫填寫相應(yīng)參數(shù)，如下所示：添加NMOS。用同樣的方法，添加PMOS及電源和地。接下來是添加引腳?點擊Add

pin，分別命名為a,b,out.注意引腳方向選擇。輸入選input，輸出為output。然后是連線?點擊Add

wire（narrow和wide是一樣的功能），需要時給相應(yīng)的連線命名，點擊Add

wirename。然后是保存并檢查錯誤?點擊design->saveandcheck或者如下所示的圖標(biāo)，如沒有錯誤，在ciw窗口中會出現(xiàn)如下信息。接著生成相應(yīng)的symbol。?點擊design->createsymbol->cellviewfromcellview,如下所示，點擊OK.?在接下來的窗口中，進(jìn)行引腳分配。通常默認(rèn)就好。點擊OK。?點擊OK后生成如下圖形。在此，我們把它編輯成慣用的圖像符號。點擊Add->shape。然后選擇相應(yīng)編輯形狀命令，對圖像進(jìn)行修改并添加命名。圖像修改后如下所示，用同樣的方法進(jìn)行設(shè)計三輸入與非門nand3，得到如下結(jié)果：nand3nand接著建立一個D觸發(fā)器的dcfq單元，如下所示：?點擊Filenewcellview彈出createnewfile窗口?Libraryname:20121125hwx;cellname:dcfq;tool:選Composer‐Schematic在接下來的窗口中，進(jìn)行編輯D觸發(fā)器的邏輯電路圖?點擊Add

instance，出現(xiàn)如下窗口，選擇我們自己的庫，20121125hwx，把剛才封裝好的nand和nand3symbol添加進(jìn)來最后用同樣的方法，添加引腳和連線，相應(yīng)的引線命名如下所示，得到如下電路圖電路圖編輯好并檢查無錯誤以后，我們需要對它進(jìn)行功能仿真，如不符合要求，則需要修改電路圖。這時需要導(dǎo)出電路網(wǎng)表。?如下所示，點擊file

export->CDL，出現(xiàn)如下窗口，選擇我們自己的庫，20121125hwx，單元選擇dcfq，輸出文件名為dcfq.sp。保存路徑為：/home/icer/2012dcfqtest(事先建立好的文件夾)?最后在建立好的文件夾中會出現(xiàn)如下文件-dcfq.sp。?點擊OK后會彈出如下窗口（如有錯誤會顯示），表示成功導(dǎo)出。接下來利用Hspice對網(wǎng)表進(jìn)行功能仿真。?在仿真前，需要根據(jù)仿真參數(shù)庫文件進(jìn)行相應(yīng)的修改。在這里我的參數(shù)文件為hua05.sp，只需把網(wǎng)表中的vdd！，gnd！改為vdd和gnd，并把PM和NM改為PMOS和NMOS.然后加上相應(yīng)的激勵信號即可！原始電路網(wǎng)表修改后的電路網(wǎng)表E:\學(xué)習(xí)\研一資料\課件\集成電路\作業(yè)\dcfq.spE:\學(xué)習(xí)\研一資料\課件\集成電路\作業(yè)\DCF.sp在Hspice中打開修改后的網(wǎng)表，注意hua05.sp需要放在和網(wǎng)表相同的文件夾中。啟動Hspice，點擊open，找到網(wǎng)表所在路徑，選中DCF.sp。打開，然后點擊simulate即可。如下所示：Hspice仿真結(jié)束后，點擊waveview，就能看到仿真結(jié)果，如下所示：D觸發(fā)器功能仿真結(jié)果功能仿真結(jié)束后，如波形滿足要求，則可以進(jìn)行版圖編輯。VirtuosoLayoutEditor－版圖編輯大師Cadence最精華的部分在哪里VirtuosoLayoutEditor界面漂亮友好功能強(qiáng)大完備操作方便高效利用VirtuosoLayoutEditor進(jìn)行版圖編輯4工藝文件（technologyfile)技術(shù)文件包含了設(shè)計必需的很多信息，對設(shè)計，尤其是版圖設(shè)計很重要。它包含層的定義，符號化器件定義，幾何、物理、電學(xué)設(shè)計規(guī)則，以及一些針對特定Cadence工具的規(guī)則定義，如自動布局布線的規(guī)則，版圖轉(zhuǎn)換成GDSII時所使用層號的定義。顯示文件（display.drf）CadenceLayouteditor顏色圖樣設(shè)定檔virtuoso-le版圖設(shè)計的重要文件（1）版圖（Layout）版圖是集成電路設(shè)計的最后階段產(chǎn)物，它將被直接交給芯片制造廠作為指導(dǎo)產(chǎn)電路的圖案。版圖中矩形的構(gòu)形決定了電路的拓?fù)浣Y(jié)構(gòu)和元件的特征。生產(chǎn)過程中所需的掩模板上的圖形來自版圖。掩膜圖掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關(guān)。virtuoso-le版圖設(shè)計的相關(guān)概念（2）

設(shè)計規(guī)則是如何向電路設(shè)計及版圖設(shè)計工程師精確說明工藝線的加工能力，就是設(shè)計規(guī)則描述的內(nèi)容。包括幾何設(shè)計規(guī)則、電學(xué)設(shè)計規(guī)則、布線規(guī)則。

不同的工藝，就有不同的設(shè)計規(guī)則。virtuoso-le版圖設(shè)計的相關(guān)概念（2）設(shè)計規(guī)則版圖幾何設(shè)計規(guī)則（3）版圖設(shè)計規(guī)則：是指為了保證電路的功能和一定的成品率而提出的一組最小尺寸，如最小線寬、最小可開孔、線條之間的最小間距、最小套刻間距等。設(shè)計規(guī)則反映了性能和成品率之間可能的最好的折衷。規(guī)則越保守，能工作的電路就越多(即成品率越高)；然而，規(guī)則越富有進(jìn)取性，則電路性能改進(jìn)的可能性也越大，這種改進(jìn)可能是以犧牲成品率為代價的。描述幾何設(shè)計規(guī)則的方法：微米規(guī)則和λ規(guī)則。微米規(guī)則：用微米表示版圖規(guī)則中諸如最小特征尺寸和最小允許間隔的絕對尺寸。λ規(guī)則：用單一參數(shù)λ表示版圖規(guī)則，所有的幾何尺寸都與λ成線型比例層次（4）

把設(shè)計過程抽象成若干易于處理的概念性版圖層次，這些層次代表線路轉(zhuǎn)換成硅芯片時所必需的掩模圖形。下面以某種N阱的硅柵工藝為例分別介紹層次的概念.NWELL硅柵的層次標(biāo)示：層次表示含義標(biāo)示圖NWELLN阱層LocosN+或P+有源區(qū)層Poly多晶硅層Contact接觸孔層Metal金屬層Pad焊盤鈍化層編號描述尺寸(μm)目的與作用1.1N阱最小寬度2.40保證光刻精度和器件尺寸1.2N阱最小間距4.0防止不同電位阱間干擾1.3N阱內(nèi)N阱覆蓋P+2.0保證N阱四周的場注N區(qū)環(huán)的尺寸1.4N阱到N阱外N+距離2.10減少閂鎖效應(yīng)N阱設(shè)計規(guī)則（以0.5um的工藝技術(shù)為基礎(chǔ)）閂鎖效應(yīng):是CMOS工藝所特有的寄生效應(yīng)，嚴(yán)重會導(dǎo)致電路的失效，甚至燒毀芯片。閂鎖效應(yīng)是由NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成的n-p-n-p結(jié)構(gòu)產(chǎn)生的，當(dāng)其中一個三極管正偏時，就會構(gòu)成正反饋形成閂鎖。避免閂鎖的方法就是要減小襯底和N阱的寄生電阻，使寄生的三極管不會處于正偏狀態(tài)。編號描述尺寸目的與作用2.1P+、N+有源區(qū)寬度0.8保證器件尺寸，減少窄溝道效應(yīng)2.2P+、N+有源區(qū)間距0.8減少寄生效應(yīng)P+、N+有源區(qū)設(shè)計規(guī)則編號描述尺寸

目的與作用3.1多晶硅最小寬度0.5保證多晶硅線的必要電導(dǎo)3.2多晶硅間距0.8防止多晶硅聯(lián)條3.3與有源區(qū)最小外間距0.4保證溝道區(qū)尺寸3.4多晶硅伸出有源區(qū)0.6保證柵長及源、漏區(qū)的截斷3.5與有源區(qū)最小內(nèi)間距0.7保證電流在整個柵寬范圍內(nèi)均勻流動Poly層的設(shè)計規(guī)則編號描述尺寸目的與作用4.1接觸孔大小0.6x0.6保證與鋁布線的良好接觸4.2接觸孔間距0.8保證良好接觸4.3多晶硅覆蓋孔0.4防止漏電和短路4.4有源區(qū)覆蓋孔0.4防止PN結(jié)漏電和短路4.5有源區(qū)孔到柵距離0.8防止源、漏區(qū)與柵短路4.6多晶硅孔到有源區(qū)距離0.6防止源、漏區(qū)與柵短路4.7金屬覆蓋孔0.4保證接觸，防止斷條Contact層的設(shè)計規(guī)則編號描述尺寸目的與作用5.1金屬寬度1/2/31.0/1.2/1.3保證鋁線的良好電導(dǎo)5.2金屬間距1/2/30.9/1.2/1.3防止鋁條短路Metal層的設(shè)計規(guī)則編號描述尺寸目的與作用6.1最小焊盤大小90封裝、邦定需要6.2最小焊盤邊間距55防止信號之間串?dāng)_6.3最小金屬覆蓋焊盤1/210/10保證良好接觸6.4焊盤外到有源區(qū)最小距離25.0提高可靠性需要Pad層的設(shè)計規(guī)則電學(xué)設(shè)計規(guī)則（5）電學(xué)設(shè)計規(guī)則給出的是由具體的工藝參數(shù)抽象出的電學(xué)參數(shù)，是電路與系統(tǒng)設(shè)計模擬的依據(jù)。不同的工藝線和工藝流程，電學(xué)參數(shù)有所不同。描述內(nèi)容：晶體管模型參數(shù)、各層薄層電阻、層與層間的電容等。幾何設(shè)計規(guī)則是圖形編輯的依據(jù)，電學(xué)設(shè)計規(guī)則是分析計算的依據(jù)。布線規(guī)則（6）電源線和地線應(yīng)盡可能用金屬線走線；多采用梳狀結(jié)構(gòu)，避免交叉。禁止在一條金屬走線的長信號線下平行走過另一條用多晶硅或擴(kuò)散區(qū)走線的長信號線。壓焊點離芯片內(nèi)部圖形的距離不應(yīng)少于20μm。布線層選擇，盡可能降低寄生效應(yīng)。virtuoso-le版圖設(shè)計的操作界面（7）virtuoso-le界面上的lsv相關(guān)操作層說明（8）層次名稱 說明Nwell N阱island（Active）

有源區(qū)Pplus/nplus P/n型注入掩膜pdiff/ndiff

p/N型重?fù)诫s，用于形成歐姆接觸Contact

引線孔，連接金屬與多晶硅/有源區(qū)Metal1

第一層金屬，用于水平布線，如電源和地Via

通孔，連接metal1和metal2Metal2第二層金屬，用于垂直布線，如信號源的I/O口Text

標(biāo)簽Poly

多晶硅，做mos的柵LayoutEditor菜單（1）（9）Abstract用于版圖抽取，DraculaInteractive用于Dracula工具進(jìn)行DRC等Verify菜單下的DRC等是用于Diva工具的。LayoutEditor菜單（2）（10）Virtuoso下的快捷鍵的使用（1）（11）Ctrl＋A全選Shift＋BReturn，升到上一級視圖Ctrl＋C中斷某個命令，一般用ESC代替。Shift＋C裁切（chop）。C復(fù)制，復(fù)制某個圖形Ctrl＋D取消選擇。亦可點擊空白處實現(xiàn)。Ctrl＋F顯示上層等級Shift＋F顯示所有等級Ffit，顯示你畫的所有圖形K標(biāo)尺工具Shift＋K清除所有標(biāo)尺L標(biāo)簽工具M(jìn)移動工具Shift＋M合并工具，MergeN斜45對角＋正交。Shift＋O旋轉(zhuǎn)工具。RotateO插入接觸孔。Ctrl＋P插入引腳。PinShift＋P多邊形工具。PolygonP插入Path（路徑）Q圖形對象屬性（選中一個圖形先）R矩形工具。繪制矩形圖形S拉伸工具?？梢岳煲粋€邊，也可以選擇要拉伸的組一起拉伸U撤銷。Undo。Shift＋U重復(fù)。Redo。撤銷后反悔Virtuoso下的快捷鍵的使用（2）（12）V關(guān)聯(lián)attach。將一個子圖形（child）關(guān)聯(lián)到一個父圖形（parent）后，若移動parent，child也跟著移動；移動child，parent不會移動。Ctrl＋W關(guān)閉窗口。Shift＋W下一個視圖。W前一個視圖。Y區(qū)域復(fù)制Yank。和copy有區(qū)別，copy只能復(fù)制完整圖形對象。Shift＋Y黏貼Paste。配合Yank使用。Ctrl＋Z視圖放大兩倍（也可點住鼠標(biāo)右鍵拖動）Shift＋Z視圖縮小兩倍Z視圖放大ESC鍵撤銷功能Tab鍵平移視圖Pan。按Tab，用鼠標(biāo)點擊視圖區(qū)中某點，視圖就會移至以該點為中心。Delete鍵刪除BackSpace鍵撤銷上一點。這就不用因為Path一點畫錯而刪除重畫?？梢猿蜂N上一點。Enter鍵確定一個圖形最后一點。也可以雙擊鼠標(biāo)左鍵。Ctrl＋方向鍵移動Cell。Shift＋方向鍵移動鼠標(biāo)。方向鍵移動視圖。認(rèn)識了virtuoso-le的操作界面及相關(guān)操作命令后，我們就可以進(jìn)行版圖編輯了。為了簡單起見，我以反相器的設(shè)計為例來演示具體的操作步驟。PMOSN-wellP+(pplus)Island(Active)PolyMetal1ContactPdiffNMOSN+(nplus)Island(Active)PolyMetal1ContactNdiff反相器的版圖設(shè)計（13）首先建立一個反相器inv單元，如下所示：?點擊Filenewcellview彈出createnewfile窗口?Libraryname:20121125hwx;cellname:inv;tool:選virtuoso，點擊ok后，出現(xiàn)右邊界面。1畫N-well，通常根據(jù)設(shè)計規(guī)則，先在草稿紙上畫好版圖的大致圖案，包括尺寸和布局。也可以先畫好，然后再設(shè)計規(guī)則進(jìn)行調(diào)節(jié)?？傊褪潜M量保證滿足規(guī)則并且面積盡可能小。2PMOS和NMOS的active區(qū)，也包括制作襯底接觸的active3形成poly-si和柵氧化層4形成NMOS的源漏的摻雜，也包括制作PMOS襯底接觸的摻雜5形成PMOS的源漏的摻雜，也包括制作NMOS襯底接觸的摻雜6形成contact孔以及歐姆接觸的重?fù)诫s7形成金屬層8金屬層標(biāo)注，到此，反相器inv的版圖設(shè)計基本完成。認(rèn)識了virtuoso-le版圖編輯的基本過程后，我們就可以進(jìn)行D觸發(fā)器的版圖設(shè)計了，在此可以有兩種不同的設(shè)計方法。1：是像畫反相器的過程一樣，根據(jù)版圖設(shè)計規(guī)則，先把D觸發(fā)器的基本布局規(guī)劃好，然后按步驟畫完。用這種方法必須把版圖詳細(xì)規(guī)劃好，包括布局布線，不然后面布線被動，不規(guī)則，容易出錯，修改也比較麻煩。而且影響版圖的美觀。但是如果規(guī)劃好的話，一旦設(shè)計好，將是比較理想的，包括面積及美觀。2：是模塊化設(shè)計法，（或者如果有工藝庫，庫里提供了標(biāo)準(zhǔn)的邏輯門，那么可以說成是半定制的），因為我沒有工藝庫，所以我可以像畫反相器一樣，先把與非門nand和三輸入與非門nand3的版圖畫好，然后用元件調(diào)用的形式，把元件調(diào)出，然后連線即可。這種方法比較直觀，容易理解，而且不容易出錯，但是版圖面積通常較大。D觸發(fā)器的版圖設(shè)計（14）1

我首先嘗試的是第二種方法，像畫反相器一樣，先把與非門nand和三輸入與非門nand3的版圖畫好。版圖結(jié)果如下：nand3nand2

把與非門nand和三輸入與非門nand3的版圖畫好后。建立D觸發(fā)器dcfq的layout單元，然后在菜單欄中點擊Add->instance，把nand和nand3添加進(jìn)來，然后連線，結(jié)果如下：dcfqlayout3

完成D觸發(fā)器的模塊化設(shè)計后，考慮到布局不太好，面積較大，于是我嘗試用第一種方法，面積是明顯減小了，但是還是不是很好，布線沒布好，考慮的不周全，畢竟是初學(xué)者，看來還有好多東西需要挖掘。結(jié)果如下：dcfqlayout利用Diva/Dracula進(jìn)行版圖驗證及參數(shù)提取5版圖驗證工具－Diva版圖驗證工具－Dracula版圖驗證的必要性？確保版圖繪制滿足設(shè)計規(guī)則（最好在版圖編輯過程中及時的檢查，以確保各個模塊的正確性，減少最后的修改）確保版圖與實際電路圖一致確保版圖沒有違反電氣規(guī)則可供參數(shù)提取以便進(jìn)行后模擬Cadence版圖驗證工具（1）Diva

Diva是Cadence的版圖編輯大師Virtuoso集成的交互式版圖驗證工具，具有使用方便、操作快捷的特點，非常適合中小規(guī)模單元的版圖驗證。

Dracula

Dracula（吸血鬼）是Cadence的一個獨立的版圖驗證工具，按批處理方式工作，功能十分強(qiáng)大，目前是完整芯片驗證的標(biāo)準(zhǔn)。版圖驗證工具－DIVA（2）

Diva－DesignInteractiveVerificationAutomation

DIVA是Cadence軟件中的驗證工具集，用它可以找出并糾正設(shè)計中的錯誤.它除了可以處理物理版圖和準(zhǔn)備好的電氣數(shù)據(jù)，從而進(jìn)行版圖和線路圖的對查（LVS）外。還可以在設(shè)計的初期就進(jìn)行版圖檢查，盡早發(fā)現(xiàn)錯誤并互動地把錯誤顯示出來，有利于及時發(fā)現(xiàn)錯誤所在，易于糾正。Remark:Diva中各個組件之間是互相聯(lián)系的，有時候一個組件的執(zhí)行要依賴另一個組件先執(zhí)行。例如：要執(zhí)行LVS就先要執(zhí)行DRC。運行Diva之前，要準(zhǔn)備好規(guī)則驗證文件，這些文件有默認(rèn)名稱：做DRC時的文件應(yīng)以divaDRC.rul命名，版圖提取文件以divaEXT.rul命名。做LVS時規(guī)則文件應(yīng)以divaLVS.rul命名。版圖驗證工具－DIVA（3）

Diva工具集組成:1.設(shè)計規(guī)則檢查（iDRC）2.版圖寄生參數(shù)提?。╥LPE）3.寄生電阻提?。╥PRE）4.電氣規(guī)則檢查（iERC）5.版圖與電路圖一致比較（iLVS）版圖驗證工具－DIVA（4）DRC:對IC版圖做幾何空間檢查，以確保線路能夠被特定加工工藝實現(xiàn)。ERC:檢查電源、地的短路，懸空器件和節(jié)點等電氣特性。LVS:將版圖與電路原理圖做對比，以檢查電路的連接，

與MOS的長寬值是否匹配。LPE:從版圖數(shù)據(jù)庫提取電氣參數(shù)（如MOS的W、L值BJT、二極管的面積，周長，結(jié)點寄生電容等）并以Hspice網(wǎng)表方式表示電路。版圖驗證工具－DIVA（5）DRC界面版圖驗證工具－DIVA（6）Extractor功能提取器件和互聯(lián)信息用于ERC或LVS提取網(wǎng)表提取有寄生參數(shù)的版圖網(wǎng)表用于模擬提取層次FlatHierarchicalMicro版圖驗證工具－DIVA（7）Extractor界面版圖驗證工具－DIVA（8）LVS

界面版圖驗證工具－DIVA（9）LVSCheck版圖驗證工具－DIVA（10）版圖驗證工具－Dracula（11）Dracula（吸血鬼）是Cadence的一個獨立的版圖驗證工具，它采用批處理的工作方式。Dracula功能強(qiáng)大，目前被認(rèn)為布局驗證的標(biāo)準(zhǔn)。特別是對整個芯片版圖的最后驗證，一定要交由Dracula處理。BasicsofDraculaVerification版圖驗證與工藝相關(guān)-需要工藝信息數(shù)據(jù)庫版圖驗證輸入-版圖數(shù)據(jù)(GDSII格式);網(wǎng)表信息(用于LVS);工藝相關(guān)信息驗證方式-IncrementalVSFullchipHierarchicalVSFlattenOnlineVSofflineDracula主要功能:

1．設(shè)計規(guī)則檢查－DRC（DesignRuleCheck）2．電氣規(guī)則檢查－ERC（ElectricalRuleCheck）3.版圖&原理圖一致性檢查-LVS(LayoutVersusSchematic)4．版圖參數(shù)提?。璍PE(LayoutParameterExtraction）5．寄生電阻提?。璓RE(ParasiticResitenceExtraction)版圖驗證工具－Dracula（12）版圖－>GDSII格式轉(zhuǎn)換

WHY：Dracula處理對象是GDSII文件操作步驟：執(zhí)行：CIW－>File－>Export>Stream…彈出如下窗口：版圖驗證工具－Dracula（13）點擊ok后，會出現(xiàn)如下界面，表示成功導(dǎo)出，如有錯誤會有提示。版圖驗證工具－Dracula（14）DraculaDRC驗證步驟：把版圖的GDII文件導(dǎo)出到含有DRC規(guī)則文件的目錄（rundirectory）下；更改DRC