基于VHDL語言的2FSK調(diào)制解調(diào)

基于VHDL語言的2FSK調(diào)制解調(diào)設(shè)計課程：CPLD/FPGA設(shè)計設(shè)計內(nèi)容：2FSK的調(diào)制解調(diào)涉及專業(yè)：通信工程實驗人員：指導(dǎo)教師：劉明珠基于VHDL語言的2FSK調(diào)制解調(diào)摘要：在數(shù)字通信系統(tǒng)中，數(shù)字調(diào)制與解調(diào)技術(shù)占有非常重要的地位。本人通過對FSK調(diào)制解調(diào)的根本原理了解，用VHDL語言實現(xiàn)了2FSK調(diào)制解調(diào)器的設(shè)計，仿真結(jié)果說明此設(shè)計方案是可行的，系統(tǒng)具有較高的實用性和可靠性。加深了對VHDL語言的了解和掌握，特別是對于通信工程的學(xué)生進一步理解通信原理，對提高個人對通信工程的興趣和動手、思考能力有很大的幫助。實驗?zāi)康模和ㄟ^實驗加深對VHDL語言根本語句的理解和掌握；2，培養(yǎng)自主思考獨立完成VHDL程序設(shè)計的能力；3，加深學(xué)生〔尤其通信工程〕對所學(xué)專業(yè)知識的掌握；4，培養(yǎng)學(xué)生的專業(yè)興趣和獨立思考能力。設(shè)計原理：1，F(xiàn)SK頻移鍵控：FSK又稱頻移鍵控，它是利用載頻頻率的變化來傳遞數(shù)字信息。數(shù)字調(diào)頻信號可以分為相位離散和相位連續(xù)兩種。假設(shè)兩個載頻由不同的獨立振蕩器提供，它們之間的相位互不相關(guān)，就稱為相位離散的數(shù)字調(diào)頻信號；假設(shè)兩個頻率由同一振蕩器提供，只是對其中一個載頻進行分頻，這樣產(chǎn)生的兩個載頻就是相位連續(xù)的數(shù)字調(diào)頻信號。本實驗中,二進制的基帶信號是用兩電平來表示的?！?’對應(yīng)于載波頻率F1,‘02，2FSK的調(diào)制FSK就是利用載波信號的頻率變化來傳遞數(shù)字信息。在2FSK中，載波的頻率隨二進制基帶信號在f1和f2兩個頻率點之間變化。故其表達式為：所以2FSK的調(diào)制波形如下：實現(xiàn)數(shù)字頻率調(diào)制的一般方法有兩種,直接調(diào)頻法和鍵控法。直接調(diào)頻法：即連續(xù)調(diào)制中的調(diào)頻(FM)信號的產(chǎn)生方法,是將輸入的基帶脈沖去控制一個振蕩器的參數(shù)而改變振蕩頻率,這種方法實現(xiàn)容易,輸出的波形相位是連續(xù)的,但電路的振蕩頻率穩(wěn)定性較差。鍵控法：是用數(shù)字信號去控制兩個獨立振蕩器,兩個門電路按數(shù)字信號的變化規(guī)律通斷。3,2FSK的解調(diào)2FSK頻移鍵控信號的解調(diào)方法有多種，有模擬鑒頻法德數(shù)字檢測法，有非相干解調(diào)方法和相干解調(diào)方法。然而在數(shù)字系統(tǒng)中建議使用數(shù)字檢測法較為方便和有效，具體的原理和方法我們將會在第三局部詳細介紹。三，研究內(nèi)容：這一局部我們會詳細研究和討論怎樣用數(shù)字方式和VHDL語言來實現(xiàn)2FSK的調(diào)制和解調(diào)。1．2FSK調(diào)制器設(shè)計1.1分頻法實現(xiàn)2FSK調(diào)制器在數(shù)字系統(tǒng)中我們可以借用調(diào)制方法中開閉開關(guān)的鍵控法萊實現(xiàn)2FSK的調(diào)制。利用分頻器的知識來求取不同頻率的兩列方波f1,f2來作為信號的載波，通過對信號的檢測，判斷信號是否為‘0’或‘1’圖12FSK調(diào)制實現(xiàn)原理框圖其中FSK調(diào)制的核心局部包括分頻器、二選一選通開關(guān)等，圖中的兩個分頻器分別產(chǎn)生兩路數(shù)字載波信號；二選一選通開關(guān)的作用是以基帶信號作為控制信號，當(dāng)基帶信號為‘0’時，選通載波f1；當(dāng)基帶信號為‘1’時，選通載波f2。從選通開關(guān)輸出的信號就是數(shù)字FSK信號。這里的調(diào)制信號為數(shù)字信號。2．2FSK解調(diào)器的設(shè)計2.1分頻法實現(xiàn)2FSK解調(diào)器通過調(diào)制過程我們里了解到2FAK利用載波頻率的不同來實現(xiàn)信號‘0’‘1’的區(qū)分和傳輸，所以我們也同樣可以利用傳出信號頻率的大小來識別原始信號的值，一般情況下我們利用高頻來代表信號‘1利用信號波形在單位時間內(nèi)〔例如clk信號的n個周期，一般去f1,f2信號周期的最小公倍數(shù)〕上升沿的次數(shù)來測定信號頻率。顯而易見，只要是在單位時間內(nèi)上升沿次數(shù)高的頻率一定就大，次數(shù)可能會呈現(xiàn)倍數(shù)關(guān)系，然后判斷決定讓次數(shù)大的那個單位時間里輸出‘1’,反之輸出‘0’。實現(xiàn)2FSK解調(diào)器的原理方框圖如圖2圖22FSK解調(diào)實現(xiàn)原理框圖。3，2FSK調(diào)制解調(diào)器整體設(shè)計對于2FSK調(diào)制解調(diào)的整體設(shè)計，通過前兩個過程的分析就變得十分簡單，只要保證兩個過程時鐘信號一致，且調(diào)制的輸出信號作為解調(diào)的輸入信號即可。在整體設(shè)計過程中，整體電路如圖3所示，其中x為基帶信號，y為經(jīng)過調(diào)制解調(diào)后的解調(diào)信號。圖32FSK調(diào)制解調(diào)整體電路。四，源程序代碼:1.FSK調(diào)制VHDL程序Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_arith.all;Useieee.std_logic_unsigned.all;EntityfskisPort(clk：instd_logic;Start:instd_logic;x：instd_logic;y：outstd_logic);endfsk;architecturebehaveoffskissignalq1:integerrange0to11;signalq2:integerrange0to3;signalf1,f2:std_logic;beginprocess(clk，start)beginif(clk’eventandclk=’1’if(start=’0’q1<=0;elsif(q1<=5)thenf1<=’1’elsif(q1=11)thenf1<=’0’elsef1<=’0’endif;endif;endprocess;process(clk,start)beginif(clk’eventandclk=’1’if(start=’0’q2<=0;elsif(q2<=1)thenf2<=’1’elsif(q1=3)thenf2<=’0’elsef2<=’0’endif;endif;endprocess;process(clk,x)beginif(clk’eventandclk=’1’if(x=’1’y<=f1;elsey<=f2;endif;endif;endprocess;endbehave;2.FSK解調(diào)VHDL程序Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_arith.all;Useieee.std_logic_unsigned.all;Entityfsk2isPort(clk：instd_logic;Start:instd_logic;x：instd_logic;y：outstd_logic);endfsk2;architecturebehaveoffsk2issignalq:integerrange0to11;signalxx:std_logic;signalm:integerrang0to4;beginprocess(clk,start)beginif(clk’eventandclk=’1’xx<=x;if(start=’0’q<=0;elsif(q=11)thenq<=0;elseq<=q+1；endif;endif;endprocess;process(xx,q)beginif(q=11)thenm<=0;elseif(q=10)thenif(m<2)theny<=‘0’elsey<=’1’endif;endif;if(xx’eventandxx=1)thenm<=m+1;endif;endif;endprocess;endbehav；3.FSK調(diào)制解調(diào)VHDL程序Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_arith.all;Useieee.std_logic_unsigned.all;EntityfskisPort(clk：instd_logic;Start:instd_logic;x：instd_logic;y：outstd_logic);endfsk;architecturebehaveoffskissignalq1:integerrange0to11;signalq2:integerrange0to3;signalf1,f2:std_logic;signalxx:std_logic;beginprocess(clk,start)beginif(clk’eventandclk=’1’if(start=’0’q1<=0;elsif(q1<=5)thenf1<=’1’elsif(q1=11)thenf1<=’0’elsef1<=’0’endif;endif;endprocess;process(clk,start)beginif(clk’eventandclk=’1’if(start=’0’q2<=0;elsif(q2<=1)thenf2<=’1’elsif(q1=3)thenf2<=’0’elsef2<=’0’endif;endif;endprocess;process(clk,x)beginif(clk’eventandclk=’1’if(x=’1’xx<=f1;elsexx<=f2;endif;endif;endprocess;process(xx,q1)beginif(q1=11)thenm<=0;elseif(q1=10)thenif(m<2)theny<=‘0’elsey<=’1’endif;endif;if(xx’eventandxx=1)thenm<=m+1;endif;endif;endprocess;endbehave;五，結(jié)果仿真1.2FSK調(diào)制器仿真結(jié)果2FSK調(diào)制器仿真結(jié)果2.2FSK解調(diào)仿真結(jié)果2FSK解調(diào)仿真結(jié)果3.2FSK調(diào)制解調(diào)仿真結(jié)果2FSK調(diào)制解調(diào)仿真結(jié)果六，實驗結(jié)論基于2FSK的根本原理，進行二進制調(diào)制解調(diào)器的設(shè)計。運用VHDL語言對器件進行功能描述，進行仿真。設(shè)計過程中調(diào)制階段的基帶信號，經(jīng)調(diào)制仿真得到解調(diào)所需的輸入信號。解調(diào)階段對來自調(diào)制階段得到的信號