工學(xué)電子系統(tǒng)的設(shè)計(jì)方法

第1章概述第1章概述電子系統(tǒng)的設(shè)計(jì)方法EDA技術(shù)PLD概況可編程邏輯器件的設(shè)計(jì)第1章概述1.1

電子系統(tǒng)的設(shè)計(jì)方法1.1.1

數(shù)字系統(tǒng)從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。第1章概述1.1.2

傳統(tǒng)的設(shè)計(jì)方法與基于芯片的設(shè)計(jì)方法第1章概述1.2

EDA技術(shù)1.2.1

EDA技術(shù)發(fā)展概況電子設(shè)計(jì)自動(dòng)化(EDA，Electronic

Design

Automation)是指利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì)。EDA技術(shù)是以計(jì)算機(jī)和微電

子技術(shù)為先導(dǎo)，匯集了計(jì)算機(jī)圖形學(xué)、拓?fù)?、邏輯學(xué)、微電子

工藝與結(jié)構(gòu)學(xué)和計(jì)算數(shù)學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科最新成果的先

進(jìn)技術(shù)。1．CAD階段(20世紀(jì)60年代中期～20世紀(jì)80年代初期)第一階段的特點(diǎn)是一些單獨(dú)的工具軟件，主要有PCB(Printed

Circuit

Board)布線設(shè)計(jì)、電路模擬、邏輯模擬及版圖的繪制等，通過(guò)計(jì)算機(jī)的使用，從而將設(shè)計(jì)人員從大量繁瑣重復(fù)的計(jì)算和繪圖工作中解脫出來(lái)。第1章概述2．CAE階段(20世紀(jì)80年代初期～20世紀(jì)90年代初期)這個(gè)階段在集成電路與電子設(shè)計(jì)方法學(xué)以及設(shè)計(jì)工

具集成化方面取得了許多成果。各種設(shè)計(jì)工具，如原理圖輸入、編譯與連接、邏輯模擬、測(cè)試碼生成、版圖自動(dòng)布局以及各種單元庫(kù)已齊全。由于采用了統(tǒng)一數(shù)據(jù)管理技術(shù)，因而能夠?qū)⒏鱾€(gè)工具集成為一個(gè)

CAE(ComputerAidedEngineering)系統(tǒng)。按照設(shè)計(jì)方法學(xué)制定的設(shè)計(jì)流程，可以實(shí)現(xiàn)從設(shè)計(jì)輸入到版圖輸出的全程設(shè)計(jì)自動(dòng)化。第1章概述3．EDA階段(20世紀(jì)90年代以來(lái))20世紀(jì)90年代以來(lái)，微電子技術(shù)以驚人的速度發(fā)展，其工藝水平達(dá)到深亞微米級(jí)，在一個(gè)芯片上可集成數(shù)百

萬(wàn)乃至上千萬(wàn)只晶體管，工作速度可達(dá)到GHz此階段主

要出現(xiàn)了以高級(jí)語(yǔ)言描述、系統(tǒng)仿真和綜合技術(shù)為特征

的第三代EDA技術(shù)，不僅極大地提高了系統(tǒng)的設(shè)計(jì)效率，而且使設(shè)計(jì)人員擺脫了大量的輔助性及基礎(chǔ)性工作，將

精力集中于創(chuàng)造性的方案與概念的構(gòu)思上。第1章概述1.2.2

EDA技術(shù)的主要特征高層綜合(HLS，HighLevelSynthesis)的理論與方法取得較大進(jìn)展，將EDA設(shè)計(jì)層次由RT級(jí)提高到了系統(tǒng)級(jí)(又稱行為級(jí))，并劃分為邏輯綜合和測(cè)試綜合。采用硬件描述語(yǔ)言HDL(HardwareDescriptionLanguage)來(lái)描述10萬(wàn)門以上的設(shè)計(jì)，并形成了

VHDL(VeryHighSpeedIntegratedCircuitHDL)和VerilogHDL兩種標(biāo)準(zhǔn)硬件描述語(yǔ)言。第1章概述采用平面規(guī)劃(Floorplaning)技術(shù)對(duì)邏輯綜合和物理版設(shè)計(jì)進(jìn)行聯(lián)合管理，做到在邏輯綜合早期設(shè)計(jì)階段就考慮到物理設(shè)計(jì)信息的影響。可測(cè)性綜合設(shè)計(jì)。為帶有嵌入IP模塊的ASIC設(shè)計(jì)提供軟硬件協(xié)同系統(tǒng)設(shè)計(jì)工具。第1章概述(6)建立并行設(shè)計(jì)工程CE(ConcurrentEngineering)框架結(jié)構(gòu)的集成化設(shè)計(jì)環(huán)境，以適應(yīng)當(dāng)今ASIC的一些特點(diǎn)第1章概述1.3

PLD發(fā)展概況1.3.1

ASIC及其分類ASIC(Application

Specific

Integrated

Circuits)直譯為“專用集成電路”，它是面向?qū)ｉT用途的電路,以此區(qū)別于標(biāo)準(zhǔn)邏輯(Standard

Logic)、通用存儲(chǔ)器、通用微處理器等電路。目前在集成電路界,ASIC被認(rèn)為是用戶專用集成電路(Customer

Specific

IC),即它是專門為一個(gè)用戶設(shè)計(jì)和制造的。換言之,它是根據(jù)某一用戶的特定要求，能以低研制成本、短交貨周期

供貨的全定制、半定制集成電路。第1章概述ASIC的分類第1章概述可編程邏輯器件(ProgrammableLogicDevice)是ASIC的一個(gè)重要分支，是廠家作為一種通用性器件生產(chǎn)的半定制電路，用戶可通過(guò)對(duì)器件編程實(shí)現(xiàn)所需要的邏輯功能。PLD是用戶可配置的邏輯器件，它的成本比較低，使用靈活，設(shè)計(jì)周期短，而且可靠性高，風(fēng)險(xiǎn)小，因而很快得到普遍應(yīng)用，發(fā)展非常迅速。第1章概述1.3.2發(fā)展趨勢(shì)向高密度、大規(guī)模的方向發(fā)展向系統(tǒng)內(nèi)可重構(gòu)的方向發(fā)展向低電壓、低功耗的方向發(fā)展向高速可預(yù)測(cè)延時(shí)器件的方向發(fā)展向混合可編程技術(shù)方向發(fā)展第1章概述1.4

可編程邏輯器件的設(shè)計(jì)1.4.1

基本設(shè)計(jì)方法1．傳統(tǒng)的系統(tǒng)硬件電路設(shè)計(jì)方法在EDA出現(xiàn)以前，人們采用傳統(tǒng)的硬件電路設(shè)計(jì)方法來(lái)

設(shè)計(jì)系統(tǒng)。傳統(tǒng)的硬件電路采用自下而上(Bon。mUp)的設(shè)計(jì)方法。其主要步驟是：根據(jù)系統(tǒng)對(duì)硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對(duì)系統(tǒng)的功能進(jìn)行分化，合理地劃分功能模塊，并畫出系統(tǒng)功能框圖；第1章概述接著就是進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路設(shè)計(jì)調(diào)試完畢以后，將各功能模塊的硬件電路連接起來(lái)，再進(jìn)行系統(tǒng)的調(diào)試；最后完成整個(gè)系統(tǒng)的硬件電路設(shè)計(jì)。傳統(tǒng)自下而上的硬件電路設(shè)計(jì)方法主要特征如下：（1）采用通用的邏輯元器件。（2)在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試。(3)主要設(shè)計(jì)文件是電原理圖。第1章概述2．新興的EDA硬件電路設(shè)計(jì)方法20世紀(jì)80年代初，在硬件電路設(shè)計(jì)中開始采用計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)(CAD)，開始僅僅是利用計(jì)算機(jī)軟件來(lái)實(shí)現(xiàn)印刷板的布線，以后慢慢地才實(shí)現(xiàn)了插件板級(jí)規(guī)模的電子電路設(shè)計(jì)和仿真。新興的EDA設(shè)計(jì)方法采用了自上而下(TopDown)的設(shè)計(jì)

方法。所謂自上而下的設(shè)計(jì)方法，就是從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體

設(shè)計(jì)。第1章概述利用HDL語(yǔ)言對(duì)系統(tǒng)硬件電路的自上而下設(shè)計(jì)一般分為三個(gè)層次，如圖3所示。第1章概述第一層為行為描述，它是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。第二層是寄存器傳輸描述RTL(又稱數(shù)據(jù)流描述)。將行為方式描述的HDL程序，針對(duì)某一特定的邏輯綜合工具，采用RTL方式描述，然后導(dǎo)出系統(tǒng)的邏輯表達(dá)式，再用仿真工具對(duì)RTL方式描述的程序進(jìn)行仿真。第三層是邏輯綜合。利用邏輯綜合工具，可將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件(門級(jí)網(wǎng)絡(luò)表)，也可將綜合結(jié)果以邏輯原理圖方式輸出第1章概述EDA自上而下的設(shè)計(jì)方法具有以下主要特點(diǎn)。(1)電路設(shè)計(jì)更趨合理(2)采用系統(tǒng)早期仿真降低了硬件電路設(shè)計(jì)難度主要設(shè)計(jì)文件是用HDL語(yǔ)言編寫的源程序第1章概述1.4.2設(shè)計(jì)流程第1章概述設(shè)計(jì)準(zhǔn)備在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。設(shè)計(jì)輸入設(shè)計(jì)人員將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來(lái)，并送入計(jì)算機(jī)的過(guò)程稱為設(shè)計(jì)輸入。設(shè)計(jì)輸入通常的形式如下：原理圖輸入方式硬件描述語(yǔ)言輸入方式(3)波形輸入方式3.功能仿真功能仿真也叫前仿真。用戶所設(shè)計(jì)的電路必須在編譯之前進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒(méi)有延時(shí)信息，對(duì)于初步的功能檢測(cè)非常方便。第1章概述4.設(shè)計(jì)處理設(shè)計(jì)處理是器件設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理過(guò)程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件。(1)語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查(2)邏輯優(yōu)化和綜合(3)適配和分割(4)布局和布線第1章概述時(shí)序仿真時(shí)序仿真又稱后仿真或延時(shí)仿真。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)