第二講硬件介紹教材課件

FPGA/CPLD硬件基礎武斌FPGA/CPLD芯片的出現(xiàn)什么CPLD/FPGA？

FPGA/CPLD發(fā)展歷史通用固定數(shù)字邏輯PROM、PAL、GAL、PLD20世紀80年代中期：Xilinx----FPGA；Altera----E/CPLD20世紀90年代中期：ISP技術的高密度器件

CPLD/FPGA器件的優(yōu)點集成度高、功耗低、可靠性高、硬件資源豐富FPGA/PLD開發(fā)周期短、投入小、風險小滿足用戶多樣性需求，避免ASIC風險具有完善先進的開發(fā)工具可以反復擦除、編程，方便設計的修改和升級靈活地定義管腳功能保密性較好CPLD/FPGA的發(fā)展趨勢向高集成度、高速度向低電壓和低功耗5V3.3V2.5V1.8V1.5V1.2V內嵌多種功能模塊RAM，ROM，PLL，差分接口，硬件乘法器其他可編程IP：cpu，通信接口等向數(shù)、?；旌峡删幊谭较虬l(fā)展FPGA/CPLD分類集成度度低密度：1萬門中密度：1-10萬門高密度：100以上種類FPGACPLD內部結構基于乘積項（Product-Term）技術基于查找表（Look-Uptable）技術基于反熔絲（Anti-fuse）技術

OTP－Actel器件FPGA/CPLD分類基于查找表1，SRAM

工藝的大規(guī)模FPGA(10,000門以上)，可反復在線編程，每次上電需重新下載，實際應用時需外掛EEPROM用于保存程序。2，EEPROM

或Flash工藝的中小規(guī)模FPGA(5,000門以下)，反復編程，不用每次上電重新下載。FPGA基本原理—用RAM實現(xiàn)組合邏輯00000101001110010111011100111100多路器ABCFAddr：ABC（查找表結構lookuptable）SRAM例：用組合邏輯實現(xiàn)”表決邏輯”乘積項多路器實現(xiàn)LUT實現(xiàn)查找表的地址譯碼N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實現(xiàn)，一般多個輸入的查找表采用多個邏輯塊級連的方式邏輯元件符號表示PLD的邏輯符號表示方法與門乘積項PROM結構與陣列為全譯碼陣列，2n最小項。因此PROM一般只用于數(shù)據(jù)存儲器，也可實現(xiàn)邏輯函數(shù)。EPROM和EEPROM用PROM實現(xiàn)組合邏輯實現(xiàn)的函數(shù)為：固定連接點（與）編程連接點（或）與陣列為全譯碼陣列?；蜿嚵袨榭删幊剃嚵?。EPROM和EEPROMAnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn例：用PROM實現(xiàn)全加器PAL結構原理與PROM區(qū)別GAL結構GAL器件：用可編程的輸出邏輯宏單元（OLMC）代替固定的或陣列，可實現(xiàn)時序電路。邏輯宏單元OLMCCPLD內部結構（Altera的MAX7000S系列）邏輯陣列模塊I/O單元連線資源邏輯陣列模塊中包含16宏單元宏單元內部結構乘積項邏輯陣列乘積項選擇矩陣可編程觸發(fā)器擴展乘積項

可編程互連線FPGA的可編程互連線采用一次性的反熔絲和采用多路開關實現(xiàn)邏輯。ABFieldOxideDiffusionPolysiliconPLICEDielectricAB+AB

可編程連線陣列PIA

I/O控制塊

FPGA結構原理圖三個部分組成：可編程邏輯塊（LAB）可編程輸入輸出模塊（IOB）可編程內部連線（PIC）IOBLAB包含多個邏輯單元（LE）PICEachLABconsistsofthefo16LEs，LABcontrolsignals，LEcarrychainsRegisterchains，LocalinterconnectLE(logicelement)內部結構CYCLONE的兩種模式LEinNormalModeLEinArithmeticMode查找表的邏輯擴展原理N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實現(xiàn)，一般多于輸入的查找表采用多個邏輯塊級連的方式查找表與門查找表與門查找表與門d[3:0]d[7:4]d[11:8]可編程互連線FPGA的可編程互連線采用一次性的反熔絲和采用多路開關實現(xiàn)邏輯。ABFieldOxideDiffusionPolysiliconPLICEDielectricAB+AB編程后的邏輯連接示例ABAB+AB可編程的I/O單元能兼容TTL和CMOS多種接口和電壓標準可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式能提供適當?shù)尿寗与娏鹘档凸模乐惯^沖和減少電源噪聲支持多種接口電壓（降低功耗）1.2～0.5um,5V0.35um,3.3V0.25um,internal2.5V,I/O3.3V0.18um,internal1.8V,I/O，2.5Vand3.3V差分接口可編程連線陣列在各個邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供信號連接的網(wǎng)絡CPLD中一般采用固定長度的線段來進行連接，因此信號傳輸?shù)难訒r是固定的，使得時間性能容易預測。FPGA中的嵌入式陣列（EAB）EmbeddedMemory用途實現(xiàn)比較復雜的函數(shù)的查找表，如正弦、余弦等?？蓪崿F(xiàn)多種存儲器功能，如RAM，ROM，雙口RAM，F(xiàn)IFO，Stack等靈活配置方法：256×8，也可配成512×4

Phase-LockedLoops(PLL)EmbeddedMultipliersembeddedmultiplierblocksoptimizedforEmbeddedmultiplier-intensivedigitalsignalprocessing(DSP)functions

CPLD與FPGA的區(qū)別CPLDFPGA內部結構Product－termLook－upTable程序存儲內部EEPROM、掉電數(shù)據(jù)不丟失SRAM，外掛EEPROM、掉電重配置資源類型組合電路資源豐富觸發(fā)器資源豐富集成度粗粒度結構，密度低芯片的利用率較高細粒度結構，密度高芯片的利用率較低使用場合完成控制、組合邏輯時序邏輯、復雜的算法，速度慢快其他資源少多、EAB，鎖相環(huán)、乘法器等保密性可加密保密性不強（可抄）FPGA與CPLD的區(qū)別FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時實現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時不易控制，要求開發(fā)軟件允許工程師對關鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結構利用具有同樣長度的一些金屬線實現(xiàn)邏輯單元之間的互連。連續(xù)式互連結構消除了分段式互連結構在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。CPLD的延時較小。CPLD/FPGA的編程與配置

在系統(tǒng)編程技術(ISP－InSystemProgram),對CPLD/FPGA的邏輯功能可在線隨時進行修改,由Lattice公司率先發(fā)明優(yōu)點：方便硬件的調試方便硬件版本的升級，類似于軟件升級－InSystemProgram在系統(tǒng)編程技術

芯片安裝與下載1.將PLD/FPGA焊在PCB板上

2.接好編程電纜

3.現(xiàn)場燒寫PLD芯片編程引腳邊界掃描測試技術

BST－BoundaryScanTest據(jù)IEEE1149.1標準JTAG，用于解決大規(guī)模集成電路的測試問題?，F(xiàn)在新開發(fā)的可編程器件都支持邊界掃描技術，并將其作為ISP接口。在DSP開發(fā)和嵌入式處理器的開發(fā)中應用得非常廣泛。邊界測試原理主要CPLD/FPGA產(chǎn)品介紹

Xilinx公司器件

1.Virtex-6系列FPGA

2.Spartan-6器件系列3.XC9500/XC9500XL系列CPLD

4.XilinxSpartan-3A系列器件

5.Xilinx的IP核

1.Stratix4/6系列FPGA2.Cyclone4系列FPGA

3.Cyclone系列FPGA（低成本FPGA）4.CycloneII系列FPGA5.CycloneIII系列FPGA6.MAX系列CPLD7.MAXII系列器件8.Altera宏功能塊及IP核

Altera公司的器件

Xilinx的SOPC概況Virtex-IIPro

20030.13μm深亞微米CMOS工藝

PowerPC405處理器硬核

3.125Gb/s極速雙向串行傳送器

Virtex-IIFPGA

Virtex-4FX

200490nm深亞微米CMOS工藝

9層