新半導體工藝制程教程方法

半導體工藝制程一.半導體相關知識二.半導體前工序介紹三.半導體后工序介紹

1.半導體相關知識1.集成時代的開始從晶體管的發(fā)明到大規(guī)模集成電路的廣泛使用經(jīng)過了六十年發(fā)展晶體管（1947年）—大規(guī)模集成電路（ULSI）大于1KK百萬以上

2000

隨著IC規(guī)模的增大，管芯面積也急速增大，迫使要采用大直徑硅片，以提高產(chǎn)能。

84年以前使用1寸2寸90年4寸

目前使用8英寸（200mm）、12英寸(300mm)轉變。

現(xiàn)在6寸也沒有完全普及1992198719811975196550mm100mm125mm150mm200mm300mm2′4′5′6′8′12′

在國內(nèi)也不是很普及。2.硅片尺寸的演化不同尺寸的硅片—從開始生產(chǎn)—到生產(chǎn)高峰—再到逐步淘汰的生命周期100mm10年1975年1984年20年150mm在美國已經(jīng)淘汰1983年1997年2003年200mm30年1987年2007年2017年300mm40年1995年2035年？

9年14年20年？20年40年單晶通常采用兩種制作方法：直拉法（Czochralski法）

在真空腔室內(nèi)，把多晶硅放在石英坩堝中加熱到1500°用0.5cmX10cm的籽晶體，逆時針旋轉提拉?？芍瞥?寸、1-2M的晶棒?？商峒兊?9.999999999%純度區(qū)熔法

此種方法可以生長極高純度的硅單晶。但區(qū)熔生長的缺點是很難引入濃度均勻的摻雜。多晶硅的提煉拉單晶棒切片磨片倒角刻蝕研磨、拋光清洗檢查3.硅片（Wafer）的形成過程在使用硅材料之前用過鍺做為襯底SiGe鍺是四族元素硅14=2-8-4~鍺32=2-8-18-4？選擇硅作為半導體的主要材料主要依據(jù)以下四個理由：1.硅的豐裕度硅是地球上第二豐富的元素，占到地殼成分的25%2.硅有更高的溶化溫度

允許更寬的工藝容限硅熔點：1412°C鍺熔點：937°C3.更寬的工作溫度范圍4.二氧化硅的自然生成硅可以提純到半導體制造所需要的足夠高的純度并且消耗更低的成本另一個原因是，硅可容易形成SiO2，而SiO2是高質(zhì)量穩(wěn)定的絕緣材料，可以在生產(chǎn)工藝中起到介質(zhì)的作用

硅是4價元素價層價電子為4個摻入V族元素--磷P、砷As、銻Sb價層中價電子為5個與硅原子結合多出1個價電子成為導電電子，帶負電，形成N型硅：摻入III族元素--硼B(yǎng)、鎵Ga價層中價電子為3個而與硅原子結合后少一個價電子產(chǎn)生一個空穴，帶負電，形成P型硅：PN結：

NP------++++++半導體（硅）的導電類型和費米能力4.半導體趨勢集成電路的設計和制造技術的快速發(fā)展，導致也促進了半導體生產(chǎn)制造新設備和新工藝的不斷引入。每隔18到24個月，半導體產(chǎn)業(yè)就引進新的制造技術。硅片制造技術的改變受到用戶需求的驅使。用戶要求更快、更可靠和更低成本的芯片。要達到這些要求，芯片制造商需要在一個硅片上縮小管芯尺寸、提高芯片速度、減少功耗。最大限度地提高芯片性能提高芯片可靠性追求降低芯片成本特征尺寸的過去與將來的技術節(jié)點19881992199519971999200120022005CD(μm

)1.00.50.350.250.180.150.130.10接觸孔線寬間距關鍵尺寸4.1提高芯片性能和集成度4.1.1關鍵尺寸（CD）

1毫米(mm)=1000微米(μm)1微米(μm)=1000納米(nm)

現(xiàn)在已經(jīng)進入納米時代4.1.2每塊芯片上的元件數(shù)

減小一塊芯片上的特征尺寸使得可以在硅片上制作更多的元件。對于微處理器，芯片表面的晶體管數(shù)可以說明通過減小CD來增加芯片的集成度。由于芯片上的晶體管數(shù)量連年極具增加，芯片性能也提高。20014001200100080060040016001997199920012003200620092012年度微處理器上的總的晶體管數(shù)，以百萬為單位總的晶體管/芯片增長404.1.3摩爾定律

1964年，戈登摩爾—半導體產(chǎn)業(yè)先驅者和英特爾公司的創(chuàng)始人。

預言在一塊芯片上的晶體管數(shù)量大約每隔一年翻一番。

這就是業(yè)界著名的摩爾定律（后來在1975年被修正為預言沒18個月翻一番）。摩爾定律在微處理器的發(fā)展上（晶體管數(shù)），是驚人的準確。197519801985199019952000500251.00.1.01100M10M1M100K10K晶體管年度每秒百萬條指令關于微處理器的摩爾定律400480486808680386802868080PentiumPro本騰4.1.4功耗

芯片性能的另一方面是在器件工作過程中的功耗。隨著器件的微型化，功耗也相應減小。這已成為便攜式電子產(chǎn)品市場增長的一個關鍵性能參數(shù)。10864201997199920012003200620092012年度每個集成電路芯片上的功耗降低4.1.5

提高芯片可靠性芯片可靠性致力于趨于芯片壽命的功能的能力。技術上的進步已經(jīng)提高了芯片產(chǎn)品的可靠性。19721976198019841988199219962000年度7006005004003002001000

長期失效目標以百分之幾為單位芯片可靠性提高4.1.6降低芯片價格

半導體微芯片的價格一直持續(xù)下降。到1996年之前的近50年中，半導體芯片的價格以一億倍的情況下降。10101101010101042-2-4-6-8-1019301940195019601970198019902000年度半導體芯片價格降低相對值真空管半導體器件器件尺寸價格10美元=1晶體管10美元=IGU盤IGU盤=？管子

標準管微型管雙極晶體管集成電路MSILSIVLSIULSI5.電子時代的劃分20世紀50年代：晶體管技術20世紀60年代：工藝技術20世紀70年代：競爭20世紀80年代：自動化20世紀90年代：批量生產(chǎn)21世紀：器件進入規(guī)模時代和智能時代半導體制造分為前道工序（FrontEnd）制程

晶圓處理制程（WaferFabrication；簡稱WaferFab）

管芯中測（WaferProbe）；中測直流參數(shù)測試“在整個加工過程中每一步都含各種測試”后道工序（BackEnd）制程

封裝（Packaging）成測（InitialTestandFinalTest）成測交、直流參數(shù)測試

半導體制造過程前段（FrontEnd）制程---前工序

半導體制造對環(huán)境的要求主要污染源：灰塵顆粒、重金屬離子、有機物殘留物和鈉離子等輕金屬離子。超凈間：潔凈等級主要由灰塵顆粒數(shù)/m30.1μm0.2μm0.3μm0.5μm5.0μm1級357.531NA10級350753010NA100級NA750300

100NA1000級NANANA10007一、工藝處理制程

目前生產(chǎn)工藝的難點不在于我們不知道怎樣做，而是在于由于受到設備限制使我們無法完成想要做的工藝

半導體制作主要是在硅片上制作電子器件（晶體管、電容、邏輯閘等）以達到一定的邏輯功能。在上述各道工藝中技術最復雜且資金投入最多的就是微處理器Microprocessor），所需工序多達數(shù)百道，加工設備也先進、昂貴，甚至上千萬一臺。凈化廠房對溫度、濕度與塵埃含量均需嚴格控制。雖然生產(chǎn)工藝隨著產(chǎn)品種類與所使用的技術有關；但基本工藝步驟通常是：硅片-清洗(Cleaning)—氧化(Oxidation)—沉淀—光刻—蝕刻—離子注入等多次重復的工序進行。在硅片上制作晶體管、二極管、電阻，完成帶有邏輯功能的集成電路的加工與制作。二、中測

生產(chǎn)過程中經(jīng)常要對各種樣片（陪片）進行測試。經(jīng)過WaferFab制程后，硅片上形成數(shù)千上萬個電路，一般稱之為管芯或晶粒(Die)。在一般情形下，同一片硅片上制作相同的器件，但是也有可能在同一片晶圓上制作不同規(guī)格的產(chǎn)品。制作完成的硅片必須使用探針臺對所有管芯進行100%的直流參數(shù)測試，以測試其電氣特性。不合格管芯將會被打上記號(InkDot），可以用磁性墨水，最后經(jīng)過劃片分離后吸走。此程序即稱之為晶圓測試制程（WaferProbe）。然后將管芯分割成獨立的管芯去做最后的封裝。

三、IC封裝制程IC封裝制程（Packaging）：無論采用塑封還是瓷封或金屬管殼封裝都是為了制作電路的保護層，避免電路受到機械性劃傷或高溫破壞。也有不做封裝就使用的。從環(huán)境、用途、成本考慮。用戶市場的需求四.半導體制造工藝分類PMOS型雙極型MOS型CMOS型NMOS型BiCMOS飽和型非飽和型TTLIILECL/CML一雙極型工藝：A在每個器件間要做隔離區(qū)（PN結隔離、全介質(zhì)隔離及PN結、介質(zhì)混合隔離）ECL（非飽和型）（不摻金）、TTL/DTL（飽和型）、STTL（飽和型）B在元器件間自然隔離IIL（飽和型）二MOSIC工藝：是根據(jù)柵工藝分類A鋁柵工藝B硅柵工藝其他分類1、（根據(jù)溝道）PMOS、NMOS、CMOS2、（根據(jù)負載元件）E/R、E/E、E/D雙極型集成電路

和MOS集成電路優(yōu)缺點雙極型集成電路中等速度、驅動能力強、模擬精度高、

但功耗比較大ECL驅動電流更大CMOS集成電路靜態(tài)功耗低、電源電壓范圍寬、寬的輸出電壓幅度（無閾值損失），具有高速度、高密度潛力；可與TTL電路兼容。

但電流驅動能力低查參數(shù)手冊可以對比Bi-CMOS工藝：是一種雙極和CMOS兼容工藝。主要用于靜態(tài)隨機存儲器、高速電路和數(shù)模混合電路的設計。

采用兩種工藝的目的主要是充分利用兩種工藝各自的特點，

BiCMOS工藝技術對于不同的電路設計方法具有極強的適應性典型的PN結隔離的摻金TTL電路工藝流程

硅平面工藝主要由氧化—擴散—摻雜三個工藝組成一次氧化襯底制備隱埋層擴散外延淀積熱氧化隔離光刻隔離擴散再氧化基區(qū)擴散再分布及氧化發(fā)射區(qū)光刻背面摻金發(fā)射區(qū)擴散反刻鋁接觸孔光刻鋁淀積隱埋層光刻基區(qū)光刻再分布及氧化鋁合金淀積鈍化層中測壓焊塊光刻晶體管橫向刨面圖CBENPPNPP+P+PP請大家注意后面的P和磷（P）是不同的！硼B(yǎng)=P磷P=N晶體管縱向刨面圖CBENPCBENPN+p+NPNPNPNPN晶體管刨面圖ALSiO2BPP+P-SUBP型襯底N+磷擴散ECN+-BLN-epiN外延層P+隔離P硼擴散N型埋層光刻工藝簡介：

光刻的本質(zhì)是把臨時電路結構復制到以后要進行刻蝕和離子注入的硅片上。首先制作鉻版掩膜版。采用光刻膠-聚合可溶解物負性光刻膠-曝光后變得不可溶解，并硬化正性光刻膠-曝光后變得在顯影液中可軟化并溶解光刻工藝分八個步驟：制作氧化層—旋轉涂膠—前烘90-100°30秒—對準曝光—曝光后烘烤100-110°—顯影—堅膜烘烤120-140°—顯影檢查第一次光刻—N+埋層擴散孔1。減小集電極串聯(lián)電阻2。減小寄生PNP管的影響SiO2P-SUBN+-BL要求：1.雜質(zhì)固濃度大2.高溫時在Si中的擴散系數(shù)小，以減小上推3.與襯底晶格匹配好，以減小應力涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜--清洗—N+擴散(P)外延層淀積1.VPE（Vaporousphaseepitaxy)氣相外延生長硅SiCl4+H2→Si+HCl2.氧化Tepi>Xjc+Xmc+TBL-up+tepi-oxSiO2N+-BLP-SUBN-epiN+-BLN型外延層N型埋層襯底第二次光刻—P+隔離硼擴散孔在襯底上形成孤立的外延層島,實現(xiàn)元件的隔離.硼擴散SiO2N+-BLP-SUBN-epiN+-BLN-epiP+P+P+涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜--清洗—P+擴散(B)第三次光刻—P型基區(qū)硼擴散孔SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PP去SiO2—氧化--涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜—清洗—基區(qū)擴散(B)第四次光刻—N+發(fā)射區(qū)磷擴散孔集電極和N型電阻的接觸孔,以及外延層的反偏孔。Al—N-Si歐姆接觸：ND≥1019cm-3，

SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PPN+去SiO2—氧化--涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜—清洗—擴散

第五次光刻—引線接觸孔

SiO2N+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2—氧化--涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜—清洗第六次光刻—金屬化內(nèi)連線：反刻鋁

SiO2ALN+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2—氧化--涂膠—烘烤---掩膜（曝光）---顯影---堅膜—蝕刻—清洗—去膜—清洗—蒸鋁CMOS工藝集成電路CMOS集成電路工藝

—以P阱硅柵CMOS為例1.1次光刻---阱區(qū)光刻，刻出阱區(qū)注入孔

N-SiN-SiSiO2生長氧化層刻出注入孔2。阱區(qū)注入及推進，形成阱區(qū)N-SiP-3。去除SiO2，長薄氧，長Si3N4N-SiP-Si3N44.二次光刻---有源區(qū)光刻N-SiP-Si3N45.三次光刻---N管場區(qū)光刻，N管場極注入，以提高場開啟，減少閂鎖效應及改善阱的接觸。光刻膠N-SiP-B+6。光III---N管場區(qū)光刻，刻出N管場區(qū)注入孔；N管場區(qū)注入。N-SiP-7.四次光刻---p管場區(qū)光刻，p管場區(qū)注入，調(diào)節(jié)PMOS管的開啟電壓，生長多晶硅。N-SiP-B+8.五次光刻---多晶硅光刻，形成多晶硅柵及多晶硅電阻多晶硅N-SiP-9.六次光刻---P+區(qū)光刻，P+區(qū)注入。形成PMOS管的源、漏區(qū)及P+保護環(huán)。N-SiP-B+10.七次光刻---N管場區(qū)光刻，N管場區(qū)注入，形成NMOS的源、漏區(qū)及N+保護環(huán)。光刻膠N-SiP-As11.增長PSG（磷硅玻璃）磷硅玻璃的質(zhì)量也至關重要主要起對電路的保護作用PSGN-SiP+P-P+N+N+12.八次光刻---引線孔光刻。PSGN-SiP+P-P+N+N+13.九次光刻---引線孔光刻（反刻AL）。PSGN-SiP+P-P+N+N+VDDINOUTPNSDDS

目前所有半導體設備均采用了計算機控制，工藝參數(shù)可以通過計算機程序進行調(diào)整控制。成熟的設備完全采用了片盒對片盒操作，擴散、光刻、清洗等。有一些設備還需要操作人員裝片。但工藝控制還是有計算機來完成。集成電路中幾種電阻的產(chǎn)生ALSiO2R+PP+P-SUBN+R-VCCN+-BLN-epiP+1.基區(qū)硼擴散電阻在做硼擴散工藝時，按照電阻圖形做電阻。集成電路中電阻—2SiO2RN+P+P-SUBRN+-BLN-epiP+發(fā)射區(qū)磷擴散電阻在進行磷擴散時做電阻。集成電路中電阻—3基區(qū)溝道電阻SiO2RN+P+P-SUBRN+-BLN-epiP+P集成電路中電阻—4外延層電阻SiO2RP+P-SUBRN-epiP+PN+集成電路中電阻—5MOS中多晶硅電阻SiO2Si多晶硅氧化層其它：MOS管電阻集成電路中電容1SiO2A-P+P-SUBB+N+-BLN+EP+NP+-IA-B+Cjs發(fā)射區(qū)擴散層—隔離層—隱埋層擴散層PN電容集成電路中電容2MOS電容AlSiO2ALP+P-SUBN-epiP+N+N+主要制程介紹清洗技術工藝清潔源容器清潔效果剝離光刻膠氧等離子體平板反應器刻蝕膠去聚合物H2SO4:H2O=6:1溶液槽除去有機物去自然氧化層HF:H2O<1:50溶液槽產(chǎn)生無氧表面旋轉甩干氮氣甩干機無任何殘留物RCA1#(堿性)NH4OH:H2O2:H2O=1:氨水:雙氧水:水1:1.5溶液槽除去表面顆粒RCA2#(酸性)HCl:H2O2:H2O鹽酸:雙氧水:水=1:1:5溶液槽除去重金屬粒子DI清洗去離子水溶液槽除去清洗溶劑光學顯影

光學顯影是在感光膠上經(jīng)過曝光和顯影的程序，把光罩上的圖形轉換到感光膠下面的薄膜層或硅晶上。光學顯影主要包含了感光膠涂布、烘烤、光罩對準、曝光和顯影等程序。關鍵技術參數(shù):最小可分辨圖形尺寸Lmin(nm)聚焦深度DOF曝光方式:紫外線、X射線、電子束、極紫外蝕刻技術（EtchingTechnology）蝕刻技術（EtchingTechnology）是將材料使用化學反應物理撞擊作用而移除的技術?？梢苑譃?濕法刻蝕（wetetching）:濕蝕刻所使用的是化學溶液，在經(jīng)過化學反應之后達到蝕刻的目的.干法蝕刻（dryetching）:干蝕刻則是利用一種電漿蝕刻（plasmaetching）。電漿蝕刻中蝕刻的作用，可能是電漿中離子撞擊晶片表面所產(chǎn)生的物理作用，或者是電漿中活性自由基（Radical）與晶片表面原子間的化學反應，甚至也可能是以上兩者的復合作用?，F(xiàn)在主要應用技術:等離子體刻蝕常見濕法蝕刻技術

腐蝕液被腐蝕物H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O:NH4F(40%）=76：3：15：5：0.01磷：硝：冰醋酸：水：氟化氨AlNH4(40%):HF(40%)=7:1磷硅玻璃SiO2,PSGH3PO4(85%)磷酸Si3N4HF(49%):HNO3(65%):CH3COOH(100%)=氫氟酸2:硝酸15:醋酸5SiKOH(3%~50%)氫氧化鉀各向異向SiNH4OH:H2O2(30%):H2O=1:1:5氨水:雙氧水:水HF(49%):H2O=1:100氫氟酸:水Ti、Co鈦、鈷HF(49%):NH4F(40%)=1:10氫氟酸:氟化氨TiSi2

CVD化學氣相沉積

是利用熱能、電漿放電或紫外光照射等化學反應的方式，在反應器內(nèi)將反應物（通常為氣體）生成固態(tài)的生成物，并在晶片表面沉積形成穩(wěn)定固態(tài)薄膜（film）的一種沉積技術。CVD技術是半導體IC制程中運用極為廣泛的薄膜形成方法，如介電材料（dielectrics）、導體或半導體等薄膜材料幾乎都能用CVD技術完成。

化學氣相沉積CVD

氣體氣體化學氣相沉積技術常用CVD技術有：(1)「常壓化學氣相淀積（APCVD）」；(2)「低壓化學氣相淀積（LPCVD）」；(3)「等離子化學氣相淀積（PECVD）」較為常見的CVD薄膜包括有：二氧化硅（通常直接稱為氧化層）氮化硅多晶硅耐火金屬與這類金屬之其硅化物

物理氣相淀積（PVD）

主要是一種物理制程而非化學制程。此技術一般使用氬等鈍氣，由在高真空中將氬離子加速以撞擊濺靶材后,可將靶材原子一個個濺擊出來，并使被濺擊出來的材質(zhì)（通常為鋁、鈦或其合金）沉積在硅片表面。PVD以真空、濺射、離子化或離子束等方法使純金屬揮發(fā)，與碳化氫、氮氣等氣體作用，加熱至400～600℃（約1～3小時）后，蒸鍍碳化物、氮化物、氧化物及硼化物等1～10μm厚的微細顆粒薄膜，

PVD可分為三種技術：(1)蒸鍍（Evaporation）；(2)分子束磊晶成長(MolecularBeamEpitaxyMBE)；(3)濺鍍（Sputter）物理氣相沉積技術

PVD物理氣相沉積技術，是在目標區(qū)與晶圓之間，利用電漿，針對從目標區(qū)濺擊出來的金屬原子，在其到達晶圓之前，加以離子化。離子化這些金屬原子的目的是，讓這些原子帶有電價，進而使其行進方向受到控制，讓這些原子得以垂直的方向往晶圓行進，就像電漿蝕刻及化學氣相沉積制程。這樣做可以讓這些金屬原子針對極窄、極深的結構進行溝填，以形成極均勻的表層，尤其是在最底層的部份。

離子注入（IonImplant）離子注入技術可將摻質(zhì)以離子型態(tài)注入到半導體組件的特定區(qū)域上，以獲得精確的電子特性。這些離子必須先被加速至具有足夠能量與速度,以穿透（注入）薄膜，到達預定的注入深度。離子注入制程可對注入?yún)^(qū)內(nèi)的雜質(zhì)濃度加以精確控制?；旧?，此雜質(zhì)濃度（劑量）系由離子束電流（離子束內(nèi)之總離子數(shù)）與掃瞄率（晶圓通過離子束之次數(shù)）來控制，而離子注入之深度則由離子束能量之大小來決定。

離子注入機分：

大束流注入機和中束流注入機

化學機械研磨技術

化學機械研磨技術（化學機器磨光CMP）兼具有研磨性物質(zhì)的機械式研磨與酸堿溶液的化學式研磨兩種作用，可以使晶圓表面達到全面性的平坦化，以利后續(xù)薄膜沉積之進行。

在CMP制程的設備中，研磨頭被用來將晶圓壓在研磨墊上并帶動晶圓旋轉，至于研磨墊則以相反的方向旋轉。在進行研磨時，由研磨顆粒所構成的研漿會被置于晶圓與研磨墊間。影響CMP制程的變量包括有：研磨頭所施的壓力與晶圓的平坦度、晶圓與研磨墊的旋轉速度、研漿與研磨顆粒的化學成份、溫度、以及研磨墊的材質(zhì)與磨損性等等。

制

程

監(jiān)

控采用線寬CD測量儀，以確保制程之正確性。一般而言，只有在微影圖案（照相平版印刷的patterning）與后續(xù)之蝕刻制程執(zhí)行后，才會進行微距的量測。

光罩(刻)檢測（Retical檢查）

光罩是高精密度的石英平板，是用來制作晶圓上電子電路圖像，以利集成電路的制作。光罩必須是完美無缺，才能呈現(xiàn)完整的電路圖像，否則不完整的圖像會被復制到晶圓上。光罩檢測機臺則是結合影像掃描技術與先進的影像處理技術，捕捉圖像上的缺失。

當晶圓從一個制程往下個制程進行時，圖案晶圓檢測系統(tǒng)可用來檢測出晶圓上是否有瑕疵包括有微塵粒子、斷線、短路、以及其它各式各樣的問題。此外，對已印有電路圖案的圖案晶圓成品而言，則需要進行深次微米范圍之瑕疵檢測。

一般來說，圖案晶圓檢測系統(tǒng)系以白光或雷射光來照射晶圓表面。再由一或多組偵測器接收自晶圓表面繞射出來的光線，并將該影像交由高功能軟件進行底層圖案消除，以辨識并發(fā)現(xiàn)瑕疵。

銅線工藝在傳統(tǒng)鋁金屬導線無法突破瓶頸之情況下，經(jīng)過多年的研究發(fā)展，銅導線已經(jīng)開始成為半導體材料的主流。由于銅的電阻值比鋁還小，因此可在較小的面積上承載較大的電流。讓廠商得以生產(chǎn)速度更快、電路更密集，且效能可提升約30-40％的芯片。亦由于銅的抗電子遷移（電版移民）能力比鋁好(活躍)，因此可減輕其電移作用，提高芯片的可靠度。在半導體制程設備供貨商中，只有應用材料公司能提供完整的銅制程全方位解決方案與技術。包括薄膜沉積、蝕刻、電化學電鍍及化學機械研磨等。

晶圓制程中測量和缺陷檢查——集成電路測量學是測量制造工藝的性能以確保達到質(zhì)量規(guī)范標準的一種必要的方法。需要三個條件：樣片、測量設備和分析數(shù)據(jù)。常用的儀器有：通用儀器有：四探針方塊電阻測量儀橢偏儀：非破壞、非接觸的光學測量儀器測量透明的薄膜光學顯微鏡：X射線薄膜厚度測量儀：臺階儀；C-V測試儀；膜厚測量儀等。掃描電鏡膜厚測量儀晶園測量儀光刻對位測量儀臺階儀CV測試儀表面電荷分析儀橢偏儀半導體制造過程---后工序后段（BackEnd）

封裝（Packaging）：IC封裝依使用材料可分為陶瓷（ceramic）及塑料（plastic）兩種，目前商業(yè)應用上則以塑料封裝為主。以塑料封裝中壓焊接合為例，其步驟依序為晶圓劃片（diesaw）上芯（diemount/diebond）焊線（wirebond）封塑（mold）切筋成型（trim/form）打?。╩ark）電鍍（plating）及檢驗（inspection）等。測試制程（InitialTestandFinalTest）1晶片劃片（DieSaw）

硅片劃片是把前工序加工完成的晶圓上管芯采用劃片機進行高精度切割。采用0.2微米工藝技術生產(chǎn)，在八寸硅片上可制作近600個以上的64MDROM。

要進行劃片，首先必須進行硅片貼膜，再送至晶片劃片機上進行劃片。之后管芯依然排列在膠帶上，而框架的支撐避免了膠帶的皺折與管芯與管芯之間相互碰撞。

2.上芯（DieBond）

上芯的目的是采用銀漿（epoxy）將管芯粘貼固定在導線框架上粘住固定。上芯成之后框架則由傳輸設備送至彈夾（magazine）內(nèi)，以送至下一道工序進行壓焊。管芯與管腳框架依靠金絲連接。

3壓焊（WireBond）

最后采用壓焊臺將管芯的壓焊點采用金絲、鋁絲或銅絲與框架壓點外拉出管腳（Pin），稱之為壓焊，作為與外界電路連接之用。4.封裝（Mold）

塑封的主要目的為防止?jié)駳庥赏獠壳秩?、以機械方式支持導線、內(nèi)部產(chǎn)生熱量之去除及提供能夠手持之形體。其過程為將導線架置于框架上並預熱，再將框架置于壓模機上的構裝模上，再以樹脂充填并待硬化。

5.切筋/成形（Trim/Form）切筋的目的為將導線架上構裝完成之晶粒獨立分開，并把不需要的連接用材料及部份凸出之樹脂切除（dejunk）。成形之目的則是將外引腳壓成各種預先設計好的形狀，以便于裝置在電路板上使用。剪切與成形主要由一部種壓機配上多套不同制程模具，加上進料及出料機構所組成。6.打?。∕ark）印字是將字體打印在封裝好的器件表面。其目的在于注明商品之規(guī)格及制造廠家的信息。

通常使用激光打標和油墨達標。

7檢驗（Inspection）

1、尺寸檢測：投影儀2、透視機：X-RAY。3、超生波掃描：C-SAM4、開短路測試。5、功能測試。6、高低溫循環(huán)實驗。7、高壓蒸煮實驗。8、回流焊。9、易焊性實驗。10、引線的拉力試驗外觀項目檢查包括諸如：外引腳之平整性、共面度、腳距、印字是否清晰及膠體是否有損傷等的外觀檢驗。

硅器件失效機理1氧化層失效：針孔、熱電子效應2層間分離：AL-Si、Cu-Si合金與襯底熱膨脹系數(shù)不匹配。3金屬互連及應力空洞4機械應力5電過應力/靜電積累6LATCH-UP閂鎖效應。

7離子污染典型的測試和檢驗過程1。芯片測試（wafersort）2。芯片目檢（dievisual）3。芯片粘貼測試（dieattach）4。壓焊強度測試（leadbondstrength）5。穩(wěn)定性烘焙（stabilizationbake）6。溫度循環(huán)測試（temperaturecycle）7。離心測試（constantacceleration）8。滲漏測試（leaktest）9。高低溫電測試10。高溫老化（burn-in）11。老化后測試（post-burn-inelectricaltest）芯片封裝簡介

一、DIP雙列直插式封裝DIP(DualIn－linePackage)

絕大多數(shù)中小規(guī)模集成電路(IC)

其引腳數(shù)一般不超過100個。

DIP封裝具有以下特點：

1.適合在PCB(印刷電路板)上穿孔焊接，操作方便。

2.芯片面積與封裝面積之間的比值較大，故體積也較大。

Intel系列CPU中8088就采用這種封裝形式，緩存(Cache)和早期的內(nèi)存芯片也是這種封裝形式。

Through-HoleAxial&RadialDIP(雙列式插件)Use(用途): Dual-Inline-PackageClassletter(代號): DependValueCode(單位符號): MakingoncomponentTolerance(誤差): NoneOrientation(方向性): DotornotchPolarity(極性): NoneThrough-HoleAxial&RadialSIP(單列式插件)Use(用途): Single-Inline-Packageforresistornetworkor diodearraysClassletter(代號): RP,RNforresistornetwork,DorCRfordiode array.ValueCode(單位符號):Valuemaybemarkedoncomponentin thefollowingway.E.g.8x2kmarkingfor eight2Kresistorsinoneresistornetwork.Tolerance(誤差): NoneOrientation(方向性):Dot,bandornumberindicatepin1Polarity(極性): NoneSurfaceMountComponent(表面帖裝元件)SOICSOSOLSOJVSOPSSOPQSOPTSOPDescriptionSmallOutlineICSmallOutlineSmallOutline,LargeSmallOutlineJ-LeadVerySmallOutlinePackageShrinkSmallOutlinePackageQuarterSmallOutlinePackageThinSmallOutlinePackage#ofPins8-568-1616-3216-4032-568-3020-5620-56BodyWidthVarious156mils(3.97mm)300-400mils(6.63-12.2mm)300-400mils(6.63-12.2mm)300mils(6.63mm)208mils(5.3mm)156mils(3.97mm)208mils(5.3mm)LeadTypeGull-wing,J-leadGull-wingGull-wingJ-LeadGull-wingGull-wingGull-wingGull-wingLeadPitch20to50mils50mils(1.27mm)50mils(1.27mm)50mils(1.27mm)25mils(0.65mm)25mils(0.65mm)25mils(0.65mm)20mils(0.5mm)SurfaceMountComponent(表面帖裝元件)PLCCDescription: SmallOutlineIntegratedCircuit(SOIC)Classletter: U,IC,AR,C,Q,RLeadType: J-lead#ofPins: 20-84(Upto100+)BodyType: PlasticLeadPitch: 50mils(1.27mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.SurfaceMountComponent(表面帖裝元件)MELF(金屬電極表面連接元件)Description(描述): MetalElectrodeFace(MELF)havemetallized terminalscylindricalbody.MELFcomponent includeZenerdiodes,Resistors,Capacitors,and Inductors.Classletter: DependsoncomponenttypeValueRange: DependsoncomponenttypeTolerance: DependsoncomponenttypeOrientation: BypolarityPolarity: Capacitorshaveabeveledanodeend.Diodeshave abandatthecathodeend.二、QFP塑料方型扁平式封裝和PFP塑料扁平組件式封裝

QFP（PlasticQuadFlatPackage）封裝的芯片引腳之間距離很小，管腳很細，一般大規(guī)?；虺笮图呻娐范疾捎眠@種封裝形式，其引腳數(shù)一般在100個以上。用這種形式封裝的芯片必須采用SMD（表面安裝設備技術）將芯片與主板焊接起來。采用SMD安裝的芯片不必在主板上打孔，一般在主板表面上有設計好的相應管腳的焊點。將芯片各腳對準相應的焊點，即可實現(xiàn)與主板的焊接。用這種方法焊上去的芯片，如果不用專用工具是很難拆卸下來的。

PFP（PlasticFlatPackage）方式封裝的芯片與QFP方式基本相同。唯一的區(qū)別是QFP一般為正方形，而PFP既可以是正方形，也可以是長方形。

QFP/PFP封裝具有以下特點：

SurfaceMountComponentPQFPDescription: PlasticQuadFlatPackClassletter: U,IC,AR,C,Q,RLeadType: Gull-wing#ofPins: 44andupBodyType: PlasticLeadPitch: 12mils(0.3mm)to25.6mils(0.65mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.SurfaceMountComponentQFP(MQFP)Description: QuadFlatPack(QFP),MetricQFP(MQFP)Classletter: U,IC,AR,C,Q,RLeadType: Gull-wing#ofPins: 44andupBodyType: Plastic(Alsometalandceramic)LeadPitch: 12mils(0.3mm)to25.6mils(0.65mm)Orientation: Dot,notch,stripeindicatepin1andleadcounts counterclockwise.BGA球柵陣列封裝

當IC的頻率超過100MHz時，傳統(tǒng)封裝方式可能會產(chǎn)生所謂的“CrossTalk”現(xiàn)象，而且當IC的管腳數(shù)大于208Pin時，傳統(tǒng)的封裝方式有其困難度。三、PGA插針網(wǎng)格陣列封裝

PGA(PinGridArrayPackage)芯片封裝形式在芯片的內(nèi)外有多個方陣形的插針，每個方陣形插針沿芯片的四周間隔一定距離排列。根據(jù)引腳數(shù)目的多少，可以圍成2-