第五章 鎖存器和觸發(fā)器

第四章回顧

組合邏輯電路的輸出狀態(tài)只決定于同一時刻的輸入狀態(tài)，不包含存儲電路。組合邏輯電路可由邏輯門電路構成的集成器件以及可編程邏輯器件(PLD)等組成。

分析組合邏輯電路的目的是根據(jù)電路圖確定已知電路的邏輯功能，掌握分析的方法和步驟。設計組合邏輯電路的目的是根據(jù)所提出的實際問題，設計出邏輯電路。掌握電路設計的方法和步驟。典型的中規(guī)模組合邏輯器件包括了編碼器、譯碼器、數(shù)據(jù)分配器、數(shù)據(jù)選擇器、數(shù)值比較器、算術邏輯運算單元(加法器)等。這些組合邏輯器件除了具有其基本功能外，通常還具有輸入使能、輸出使能、輸入擴展、輸出擴展功能，其目的是使器件的功能更加靈活，便于構成更復雜的邏輯系統(tǒng)。可編程邏輯器件(PLD)可由用戶自定義和設置邏輯功能，可以實現(xiàn)各種組合邏輯電路。其特點是結(jié)構靈活、集成度高、速度快和可靠性高等。要能利用組合邏輯集成器件和可編程邏輯器件進行組合邏輯電路設計。5鎖存器和觸發(fā)器latchandflip-flop5.1雙穩(wěn)態(tài)存儲單元電路5.2鎖存器5.3觸發(fā)器的電路結(jié)構和工作原理5.4觸發(fā)器的邏輯功能時序邏輯電路的一般框圖組合邏輯電路與時序邏輯電路：組合邏輯電路的一般框圖

時序邏輯電路的工作特征:鎖存器和觸發(fā)器是構成時序邏輯電路的基本邏輯單元。

結(jié)構特征：由組合邏輯電路和存儲電路組成，電路中存在反饋。任意時刻的輸出狀態(tài)不僅與當前的輸入信號有關，而且與此前電路的狀態(tài)有關。存儲單元必須具備的基本特點：1.具有兩種不同的穩(wěn)定狀態(tài)，分別表示邏輯1和02.兩種狀態(tài)在一定的輸入信號控制下可以相互轉(zhuǎn)換3.輸入控制信號消失后,新的狀態(tài)可以保持下來數(shù)字電路中具有存儲功能的基本邏輯單元稱為鎖存器和觸發(fā)器。鎖存器與觸發(fā)器共同點：具有0和1兩個穩(wěn)定狀態(tài)，一旦狀態(tài)被確定，就能自行保持。一個鎖存器或觸發(fā)器能存儲一位二進制碼。

不同點：鎖存器---對脈沖電平敏感的存儲電路，在特定輸入脈沖電平作用下改變狀態(tài)。觸發(fā)器---對脈沖邊沿敏感的存儲電路，在時鐘脈沖的上升沿或下降沿的變化瞬間改變狀態(tài)。

CP

CP

鎖存器的種類：SR鎖存器：基本SR鎖存器

邏輯門控SR鎖存器D鎖存器：邏輯門控D鎖存器傳輸門控D鎖存器

D觸發(fā)器；

JK觸發(fā)器；

T觸發(fā)器；

SR觸發(fā)器觸發(fā)器的種類：本章的基本要求1、掌握鎖存器、觸發(fā)器的電路結(jié)構和工作原理2、熟練掌握SR觸發(fā)器、JK觸發(fā)器、D觸發(fā)器及T

觸發(fā)器的邏輯功能3、正確理解鎖存器、觸發(fā)器的動態(tài)特性5.1雙穩(wěn)態(tài)存儲單元電路5.1.1

雙穩(wěn)態(tài)的概念5.1.2

雙穩(wěn)態(tài)存儲單元電路5.1.1

雙穩(wěn)態(tài)的概念雙穩(wěn)態(tài)存儲單元電路(正反饋環(huán)路)反饋5.1.2雙穩(wěn)態(tài)存儲單元電路Q端的狀態(tài)定義為電路輸出狀態(tài)。電路有兩個互補的輸出端1.

電路結(jié)構2、數(shù)字邏輯分析如Q=1如Q=01001101100因此電路能保持在Q=0、Q=1的穩(wěn)定狀態(tài)，電路可用于存儲0因此電路能保持在Q=1、Q=0的穩(wěn)定狀態(tài)，電路可用于存儲1數(shù)字邏輯分析結(jié)論：——電路具有存儲或記憶1位二進制數(shù)據(jù)的功能。

因為電路只存在這兩種可以長期保持的穩(wěn)定狀態(tài)，故稱為雙穩(wěn)態(tài)存儲單元電路，簡稱雙穩(wěn)態(tài)電路。在雙穩(wěn)態(tài)存儲單元電路的基礎上，設計出鎖存器和觸發(fā)器，能夠存儲1位二進制碼，并可在特定情況下修改所存儲的二進制碼(使電路狀態(tài)發(fā)生轉(zhuǎn)換)。5.2.1SR鎖存器5.2鎖存器5.2.1D鎖存器鎖存器：能夠存儲1位二進制信號、且對脈沖電平敏感的存儲單元電路。鎖存器的種類：

SR鎖存器：基本SR鎖存器；

邏輯門控SR鎖存器；

D鎖存器：邏輯門控D鎖存器；傳輸門控D鎖存器；5.2.1SR鎖存器1.基本SR鎖存器基本SR鎖存器有兩個輸入端S和R，經(jīng)過兩個或非門構成雙穩(wěn)態(tài)存儲電路?？捎?個NMOS管組成其內(nèi)部電路邏輯圖NMOS管構成的基本SR鎖存器初態(tài)：R、S信號作用前Q端的狀態(tài)，初態(tài)用Qn表示。次態(tài)：R、S信號作用后Q端的狀態(tài)，次態(tài)用Qn+1表示。基本SR鎖存器的邏輯符號定義鎖存器的兩個狀態(tài)：1)基本SR鎖存器的工作原理R=0、S=0因此鎖存器狀態(tài)保持不變0010101000若初態(tài)Qn=1則信號作用后，次態(tài)Qn+1=1若初態(tài)Qn=0則信號作用后，次態(tài)Qn+1=0因此無論鎖存器的初態(tài)Qn為0或1，其次態(tài)均為1態(tài)。信號消失后新的狀態(tài)1將被鎖存器記憶下來。01101010010R=0、S=1置1，S端稱為置位(1)端若初態(tài)Qn=1則信號作用后，次態(tài)Qn+1=1若初態(tài)Qn=0則信號作用后，次態(tài)Qn+1=1因此無論鎖存器的初態(tài)Qn為0或1，其次態(tài)均為0態(tài)。信號消失后新的狀態(tài)0將被鎖存器記憶下來。10110100101R=1、

S=0置0，R端稱為復位端(Reset)或清零端若初態(tài)Qn=1則信號作用后，次態(tài)Qn+1=0若初態(tài)Qn=0則信號作用后，次態(tài)Qn+1=01100S=1、

R=1無論初態(tài)Qn為0或1，鎖存器的輸出、都為0。狀態(tài)不確定基本SR鎖存器的約束條件:SR=0當S、R同時回到0時，由于兩個或非門的延遲時間無法確定，使得觸發(fā)器最終穩(wěn)定狀態(tài)也不能確定。鎖存器的輸出既不是0態(tài)，也不是1態(tài)狀態(tài)不確定?；維R鎖存器的功能表2）基本SR鎖存器的工作波形(設初始狀態(tài)為0)3）用與非門構成的基本SR鎖存器、a.電路圖

不定10010100101不變11不變Q約束條件:

S+R=1b.功能表c.邏輯符號例：設初始狀態(tài)為0，已知輸入R、S，畫出兩輸出端的波形圖。00001111111111111111RS藍色虛線時刻，2個輸入0同時回1，鎖存器狀態(tài)不定。例：設初始狀態(tài)為0，已知輸入R、S，畫出兩輸出端的波形圖。紅色虛線內(nèi)，輸入全為0，但由于它們不是同時回1，鎖存器次態(tài)仍可以確定。例：設初始狀態(tài)為0，已知輸入R、S，畫出兩輸出端的波形圖。電路原理簡單

輸入信號直接控制輸出狀態(tài)不定狀態(tài)使輸入R、S有約束條件限制基本SR鎖存器的特點:邏輯門控SR鎖存器是在基本SR鎖存器的基礎上，增加了鎖存使能輸入端E。通過門控信號E，可以實現(xiàn)多個鎖存器同步進行數(shù)據(jù)鎖存。2.邏輯門控SR鎖存器電路結(jié)構

邏輯符號基本SR鎖存器使能信號控制門電路數(shù)字1的含義？P2112)、工作原理

S=0，R=0：Qn+1=Qn

S=1，R=0：Qn+1=1

S=0，R=1：Qn+1=0

S=1，R=1：Qn+1=ФE=1：成為基本SR鎖存器E=0：狀態(tài)發(fā)生變化：鎖存器的狀態(tài)保持不變Q3=SQ4=R此時例5.2.3邏輯門控SR鎖存器的E、S、R的波形如下圖虛線上方所示，鎖存器的原始狀態(tài)為Q=0，試畫出Q3、Q4、Q和Q的波形。5.2.2D鎖存器1、邏輯門控D鎖存器國標邏輯符號邏輯電路圖在邏輯門控SR鎖存器的基礎上，通過一個非門輸出S和R兩個信號。避免了SR鎖存器的不確定狀態(tài)。(避免了SR鎖存器的不確定狀態(tài))=SS=0R=1D=0Q=0D=1Q=1E=0E=1=

DS=1R=0D鎖存器的功能表置10111置01001保持不變不變×0功能QDEQ邏輯功能分析：鎖存器的狀態(tài)保持不變2.傳輸門控D鎖存器

(b)E=0時(a)E=1時電路結(jié)構TG2導通，TG1斷開

TG1導通，TG2斷開Q=D形成雙穩(wěn)態(tài)電路，Q不變傳輸門可看成雙向模擬開關P89C=1，C=0C=0，C=1傳輸門控D鎖存器的工作波形(初始狀態(tài)為0)3.D鎖存器的動態(tài)特性動態(tài)特性是反映鎖存器對各輸入信號的時間要求，以及輸出狀態(tài)對輸入信號響應的延遲時間?？衫枚〞r圖來表達時序電路的動態(tài)特性。建立時間保持時間脈沖寬度傳輸延遲時間傳輸延遲時間5.3觸發(fā)器的電路結(jié)構和工作原理5.3.1主從觸發(fā)器5.3.2維持阻塞觸發(fā)器*5.3.3利用傳輸延時的觸發(fā)器5.3.4觸發(fā)器的動態(tài)特性鎖存器與觸發(fā)器共同點：具有0和1兩個穩(wěn)定狀態(tài)，一旦狀態(tài)被確定，就能自行保持。一個鎖存器或觸發(fā)器能存儲一位二進制碼。

不同點：鎖存器---對脈沖電平敏感的存儲電路，在特定輸入脈沖電平作用下改變狀態(tài)。觸發(fā)器---對脈沖邊沿敏感的存儲電路，在時鐘脈沖的上升沿或下降沿的變化瞬間改變狀態(tài)。

CP

CP

D觸發(fā)器

JK觸發(fā)器

T觸發(fā)器

SR觸發(fā)器觸發(fā)器的不同電路結(jié)構：觸發(fā)器的不同邏輯功能：

主從觸發(fā)器

維持阻塞觸發(fā)器

利用傳輸延遲的觸發(fā)器5.3觸發(fā)器的電路結(jié)構和工作原理1.電路結(jié)構5.3.1主從觸發(fā)器(以由傳輸門組成的CMOS主從D觸發(fā)器為例)

TG1和TG4的工作狀態(tài)相同

TG2和TG3的工作狀態(tài)相同由兩個傳輸門控D鎖存器組成；主鎖存器與從鎖存器結(jié)構相同；TG1導通，TG2斷開——輸入信號D送入主鎖存器。TG3斷開，TG4導通——從鎖存器維持在原來的狀態(tài)不變。(1)CP=0時:

=1，C=0，Q

跟隨D端的狀態(tài)變化，使Q

=D。

2.工作原理觸發(fā)器的狀態(tài)保持不變！(2)CP由0跳變到1的瞬間

:

=0，C=1，觸發(fā)器的狀態(tài)僅僅取決于CP信號上升沿到達前瞬間的D信號

TG3導通，TG4斷開——從鎖存器Q

的信號送Q端。TG1斷開，TG2導通——輸入信號D不能送入主鎖存器。主鎖存器維持原態(tài)不變。

(時鐘信號的上升沿)即CP信號上升沿到達前瞬間的D信號。CMOS主從D觸發(fā)器的典型集成電路74HC/HCT74邏輯圖帶直接置1、置0功能的主從結(jié)構D觸發(fā)器

74HC/HCT74是雙D觸發(fā)器芯片

74HC/HCT74的功能表LHH↑HHHLL↑HHQn+1DCPHH××LLHL××LHLH××HLQDCP輸出輸入74HC/HCT74的邏輯符號和功能表具有直接置1、直接置0，正邊沿觸發(fā)的D功能觸發(fā)器國標邏輯符號主從SR觸發(fā)器從鎖存器主鎖存器CPQQSRCQQSRC1RSCP由兩個邏輯門控SR鎖存器組成；

CP時鐘信號通過與非門控制觸發(fā)器的狀態(tài)。試分析其工作原理！5.3.2維持阻塞觸發(fā)器

(以維持阻塞結(jié)構的D觸發(fā)器為例)1.電路結(jié)構置0維持線響應輸入D和CP信號根據(jù)確定觸發(fā)器的狀態(tài)由三個用與非門構成的基本SR鎖存器組成；前兩個鎖存器響應外部輸入數(shù)據(jù)D和時鐘信號CP，第三個鎖存器確定觸發(fā)器的狀態(tài)。輸出鎖存器CP=0：011DD

G11

&

CP

Q1

&

G22

G33

&

&

&

G55

Q2

Q3

S

R

Q4

D

G6

Q

Q

&

2、工作原理Qn+1=QnD信號進入觸發(fā)器,為狀態(tài)刷新作好準備Q1=DQ4=D另一方面Q2、Q3輸出均為1，根據(jù)SR鎖存器的分析，輸出鎖存器處于保持狀態(tài)，觸發(fā)器保持狀態(tài)不變，即：當CP

由0跳變?yōu)?的瞬間：10DD

G11

&

CP

Q1

&

G22

G3

&

&

&

G55

Q2

Q3

S

R

G4Q4

D

G66

Q

Q

&

011DD在CP脈沖的上升沿，觸發(fā)器按此前的D信號刷新Q2、Q3的狀態(tài)由此前G1和G4的輸出狀態(tài)Q1和Q4決定，即：Q3=DQ2=D因此：R

=DS=D若此前D信號為1，則輸出鎖存器置1；若此前D信號為0，則輸出鎖存器清0。因此：當CP=1時：觸發(fā)器處于穩(wěn)定的狀態(tài)

G11

&

CP

Q1

&

G22

G33

&

&

&

G55

Q2

Q3

S

R

G4Q4

D

G6Q

Q

&

101置1維持線置0阻塞線1若Q=1，則輸出鎖存器的置1端Q2=0，反饋到G1使Q1=1，從而維持了觸發(fā)器的1狀態(tài)，觸發(fā)器穩(wěn)定。反饋線稱為置1維持線。同理，Q2反饋到G3，維持了Q3=1的狀態(tài)，使得D端輸入的置0信號經(jīng)Q4之后受到阻塞，因此Q2到G3的反饋線稱為置0阻塞線。4

同理，若Q=0，觸發(fā)器一樣處于穩(wěn)定的狀態(tài)。只有在CP脈沖的上升沿到來瞬間，觸發(fā)器的狀態(tài)才發(fā)生變化

G11

&

CP

Q41

&

G22

G33

&

&

&

G5

Q2

Q3

S

R

G4Q4

D

GQ

Q

&

1100D信號不影響、的狀態(tài)，從而觸發(fā)器的狀態(tài)Q保持不變置1阻塞、置0維持線一個時鐘周期（CP）動作一次。例:設初態(tài)為1，已知觸發(fā)器的輸入D，畫出輸出端Q的波形。2.典型集成電路-----74F74

74F74的邏輯圖

74F74的邏輯符號5.3.4

觸發(fā)器的動態(tài)特性動態(tài)特性反映觸發(fā)器對輸入邏輯信號和時鐘信號之間的時間要求，以及輸出狀態(tài)對時鐘信號響應的延遲時間。建立時間保持時間脈沖寬度傳輸延時時間傳輸延時時間建立時間tSU：信號D必須在時鐘信號CP的上升沿到來之前的某一時刻完成邏輯電平的跳變并保持不變，以保證與D相關的電路建立起穩(wěn)定的狀態(tài)，使觸發(fā)器狀態(tài)得到正確的轉(zhuǎn)換。這一時間的最小值稱為建立時間。建立時間保持時間脈沖寬度傳輸延時時間傳輸延時時間保持時間tH：信號D在時鐘信號CP的上升沿到來之后還應保持一定的時間，以保證D狀態(tài)可靠的傳送到輸出端。這一時間的最小值稱為保持時間。建立時間保持時間脈沖寬度傳輸延時時間傳輸延時時間脈沖觸發(fā)寬度tw：為保證可靠觸發(fā)，時鐘脈沖應具備一定的寬度最高觸發(fā)頻率fcmax：觸發(fā)器內(nèi)部要完成一系列動作，需要一定的時間延遲，所以對于CP最高工作頻率有一個限制。傳輸延遲時間tPLH和tPHL：時鐘脈沖CP上升沿至輸出端新狀態(tài)穩(wěn)定建立起來的時間建立時間保持時間脈沖寬度傳輸延時時間傳輸延時時間5.4.1D觸發(fā)器5.4

觸發(fā)器的邏輯功能5.4.2JK觸發(fā)器5.4.3SR

觸發(fā)器5.4.4D

觸發(fā)器功能的轉(zhuǎn)換5.4.2T觸發(fā)器5.4

觸發(fā)器的邏輯功能不同邏輯功能觸發(fā)器的邏輯符號D觸發(fā)器JK觸發(fā)器T觸發(fā)器SR觸發(fā)器

D觸發(fā)器

JK觸發(fā)器

T觸發(fā)器

SR觸發(fā)器觸發(fā)器的不同電路結(jié)構：觸發(fā)器的不同邏輯功能：

主從觸發(fā)器

維持阻塞觸發(fā)器

利用傳輸延遲的觸發(fā)器同一邏輯功能的觸發(fā)器可以用不同的電路結(jié)構實現(xiàn)。(如D觸發(fā)器既有主從D觸發(fā)器，也有維持阻塞D觸發(fā)器)利用相同的基本電路結(jié)構，可以構成具有不同邏輯功能的觸發(fā)器。因此不同邏輯功能觸發(fā)器之間可以相互轉(zhuǎn)換。5.4.1D

觸發(fā)器(觸發(fā)器的描述方式包括有特性表、特性方程和狀態(tài)圖)P2261.特性表

(描述的是在時鐘上升沿或下降沿時，觸發(fā)器次態(tài)與現(xiàn)態(tài)和輸入信號之間的關系)

Qn

DQn+10000111001112.特性方程(以方程的形式描述次態(tài)與現(xiàn)態(tài)、輸入之間的關系)Qn+1=D

3.狀態(tài)圖