基于fpga的實時數(shù)據(jù)采集與遠程傳輸?shù)脑O(shè)計

基于fpga的實時數(shù)據(jù)采集與遠程傳輸?shù)脑O(shè)計

高速數(shù)據(jù)的收集和處理是工業(yè)控制和測量系統(tǒng)的重要組成部分。近年來，隨著f技術(shù)的結(jié)合，它成為了一個發(fā)展趨勢。與采用分離元件搭建電路的傳統(tǒng)模式相比,基于FPGA技術(shù)的新型數(shù)據(jù)采集系統(tǒng)在處理速度、成本、可靠性、開發(fā)周期和擴展能力等方面具有明顯的優(yōu)勢。在對實時性要求較為嚴(yán)格的數(shù)據(jù)采集系統(tǒng)中,運用FPGA技術(shù)的關(guān)鍵之一在于如何合理地控制與協(xié)調(diào)數(shù)據(jù)流在各個處理模塊之間的傳輸,來實現(xiàn)所要求的數(shù)據(jù)吞吐能力。文采用了對數(shù)據(jù)流先分割再合并的“以面積換取速度”的設(shè)計思路,實現(xiàn)了最高160MB/s的處理能力;文通過尋找各個模塊數(shù)據(jù)處理時間的最優(yōu)分配點來提高系統(tǒng)整體的數(shù)據(jù)吞吐量。本文則注重靈活利用多種簡單、有效的數(shù)據(jù)同步接口技術(shù),在多時鐘系統(tǒng)中成功實現(xiàn)了數(shù)據(jù)采集、實時處理和傳輸控制的流水線作業(yè)。1信號轉(zhuǎn)換板fpga系統(tǒng)采用CPU+FPGA的整體結(jié)構(gòu),如圖1所示。CPU選用的ATMEL公司基于ARM7核的AT91M55800工業(yè)級處理器,主要負責(zé)系統(tǒng)管理和解析上位機的指令來配置信號轉(zhuǎn)換板和FPGA的采樣和信號處理模式。FPGA為ALTERA公司Cyclone系列中的EP1C12F324C8,主要負責(zé)數(shù)據(jù)的采集與處理。每次數(shù)據(jù)采集過程中,FPGA對外部采樣同步信號進行分頻和整形,送到各塊信號轉(zhuǎn)換板觸發(fā)其進行A/D采樣和按CAN地址順次輸出16Mb/s的串行數(shù)據(jù)流。FPGA接收數(shù)據(jù)和其他外部信號量,進行串并轉(zhuǎn)換、數(shù)學(xué)處理、前向糾錯(FEC)編碼后,再控制CY7C9689芯片進行4B/5B編碼和并串轉(zhuǎn)化后,通過光纖傳送到遠端的接收方。每塊信號轉(zhuǎn)換板有128個通道,每個通道在一次采樣中提供20bit的數(shù)據(jù)。這樣,雖然數(shù)據(jù)流的速度16Mb/s并不是很高,當(dāng)使用10塊信號轉(zhuǎn)換板時每次采集的數(shù)據(jù)量也只有25600bit,但如果按系統(tǒng)要求依次對數(shù)據(jù)進行各項處理則需要大概1600μs,當(dāng)系統(tǒng)要求以最小采樣周期780μs(1s掃描1280個采樣點)進行連續(xù)采集時,如何保證數(shù)據(jù)的實時性和準(zhǔn)確性就成為系統(tǒng)設(shè)計的難點和關(guān)鍵。2杏仁的物理接口2.1fpga與信號轉(zhuǎn)換板的連接FPGA與信號轉(zhuǎn)換板之間的采樣信號和數(shù)據(jù)信號均采用了低電壓差分信號(LVDS)的物理接口。LVDS是一種電流源驅(qū)動、低電壓擺幅的差分信號技術(shù),與RS422/485,ECL/PECL等方式相比較,它具有極低的功耗和噪聲、高達655Mb/s的傳輸速率、低廉的成本和終端適配簡單的優(yōu)勢,正得到越來越廣泛的運用。FPGA與信號轉(zhuǎn)換板的接口中,采樣信號的連接是一點到多點的方式,因此采用了MultiDrop拓撲結(jié)構(gòu)的BUSLVDS,數(shù)據(jù)采集板上選用了的MAXIM公司的BLVDS驅(qū)動器MAX9129,信號轉(zhuǎn)換板上的接收器則采用NS公司的DS90LV032A,背板上的終端匹配電阻為40Ω。數(shù)據(jù)信號的連接為菊花鏈形式,屬于點對點的LVDS連接,因而分別采用DS90LV031A和DS90LV032A作為驅(qū)動器和接收器。LVDS線路在PCB設(shè)計時注意了器件緊鄰接口、差分信號線基本等長等要求,并采用了外帶磁環(huán)的雙絞線作為傳輸媒質(zhì),取得了很好的效果。2.2refcsk同步模式設(shè)計數(shù)據(jù)采集系統(tǒng)與遠端接收方之間的距離約25m,傳輸速度要求為110Mb/s左右,每次傳輸數(shù)據(jù)量為1536個字節(jié)。考慮到系統(tǒng)對數(shù)據(jù)的精度和完整性的嚴(yán)格要求,兩者之間采用了HOTLink的連接方式,傳輸媒質(zhì)為光纖。HOTLink是Cypress公司的高速長距離點對點串行通信產(chǎn)品系列,傳輸速率可達到1500Mb/s。HOTlink產(chǎn)品在發(fā)送端將數(shù)據(jù)進行編碼和并串轉(zhuǎn)換,接收端進行解碼和串并轉(zhuǎn)換。發(fā)送端在無有效數(shù)據(jù)時自動發(fā)送空數(shù)據(jù),接收端能自動恢復(fù)時鐘,傳輸?shù)睦碚撜`碼率為零。本系統(tǒng)選用了Cypress公司的CY7C9689作為HOTLink發(fā)送器,采用REFCLK控制的同步模式,使能內(nèi)部FIFO和8bit4B/5B編碼。為了簡化FPGA的控制,按照操作模式將有關(guān)選擇信號固定,這樣FPGA只需控制RESET,TXCMD,TXDATA和TXSC/D等4組信號。由于轉(zhuǎn)化后的串行數(shù)據(jù)流的速率是輸入并行數(shù)據(jù)的10倍,因此FPGA控制并行數(shù)據(jù)輸入的速率為11MHz。此外,由于系統(tǒng)時鐘頻率較高,PCB設(shè)計時需要仔細考慮各種電磁干擾的影響。3數(shù)據(jù)處理流程FPGA中數(shù)據(jù)采集和處理的控制結(jié)構(gòu)見圖2。表1按照數(shù)據(jù)處理的順序給出了相關(guān)主要模塊的功能、主頻及其一次數(shù)據(jù)處理的時間,其中時間參數(shù)的誤差在±1μs之內(nèi)。從表1中可以看出,順次完成一次數(shù)據(jù)處理的整個流程需要約1600μs,要滿足以最小采樣周期780μs連續(xù)采集時數(shù)據(jù)的實時性和準(zhǔn)確性,同時避免大量的數(shù)據(jù)緩存,必須采用流水線作業(yè)的方式。流水線設(shè)計的關(guān)鍵在于整個設(shè)計時序的合理安排和前后級接口間數(shù)據(jù)流速的匹配,這對于多處模塊接口存在時鐘異步的本系統(tǒng)而言,顯得尤為重要。3.1雙口ram并行讀取采用雙口RAM作為DPRAM-LEFT-CTR與DPRAM-RIGHT-CTRL的接口。由于需要對采集的數(shù)據(jù)進行重新排序,必須在一幀數(shù)據(jù)全部存儲后,才能開始讀取和傳遞,這一過程共需要1282μs。為提高這部分的數(shù)據(jù)吞吐率,采用雙口RAM作為存取接口,并通過“乒乓操作”來實現(xiàn)雙口RAM的并行讀寫:將雙口RAM分為上下兩個數(shù)據(jù)緩沖區(qū),當(dāng)DPRAM-LEFT-CTRL向某一個緩沖區(qū)寫數(shù)據(jù)時,DPRAM-RIGHT-CTRL則從另一個緩沖區(qū)取上一個采樣周期內(nèi)DPRAM-LEFT-CTRL存儲的數(shù)據(jù),從而實現(xiàn)數(shù)據(jù)的存儲和讀取的并行操作。每經(jīng)過一次采樣,兩個模塊都切換一次緩沖區(qū),既避免了數(shù)據(jù)的覆蓋,而且從數(shù)據(jù)流的兩端來看,輸入和輸出的數(shù)據(jù)流都是連續(xù)不斷的,完成了數(shù)據(jù)的無縫緩沖與處理。這樣,采樣周期可以縮短一倍,達到640μs,每個緩存區(qū)的存儲深度也只需要一幀的數(shù)據(jù)量,為737×16bit。3.2基于數(shù)據(jù)有效性的同步控制采用數(shù)據(jù)有效隨路指示信號作為DPRAM-RIGHT-CTRL與16TO8-CTRL的接口。兩者的主頻分別為16,44MHz,由于后者的處理速度快于前者,在實現(xiàn)流水線作業(yè)時,不必進行數(shù)據(jù)緩沖,采用了“數(shù)據(jù)有效隨路指示信號”來進行速率匹配,實現(xiàn)數(shù)據(jù)接口的同步。DPRAM-RIGHT-CTRL在向16TO8-CTRL傳輸數(shù)據(jù)的同時,隨路產(chǎn)生FER和DXSN信號:FER的高電平表明數(shù)據(jù)有效,而DXSN的上升沿觸發(fā)16TO8-CTRL接收數(shù)據(jù)。這樣,就方便地實現(xiàn)了不同時鐘域之間可靠的數(shù)據(jù)接口,同時實現(xiàn)了數(shù)據(jù)格式轉(zhuǎn)換的流水線操作。3.3啟動一次fec編碼采用同步16TO8-CTRL與FEC-CTRL的接口。16TO8-CTRL把轉(zhuǎn)換完畢的8bit數(shù)據(jù)依次寫入FIFO中,當(dāng)FIFO中的數(shù)據(jù)量達到一幀F(xiàn)EC規(guī)定的184個字節(jié)時,FEC-CTRL就開始讀FIFO,啟動一次FEC編碼。由于一幀F(xiàn)EC編碼只需4.5μs,FIFO的緩存深度取1K×8bit。3.4quartus4.0下的仿真信號采用兩個異步下IFO作為FEC-CTRL與TAXI-CTRL的接口。兩者的關(guān)系類似第3.1節(jié)的描述,接收方要求連續(xù)接收一次數(shù)據(jù)采集的所有數(shù)據(jù),因此FEC編碼后的數(shù)據(jù)必須進行緩存。由于此時FEC編碼按照前級的數(shù)據(jù)傳輸速率間斷地進行,完成所有數(shù)據(jù)的編碼需要657μs,加上TAXI-CTRL要求的144μs,超過了最小采樣周期。由于不需要進行地址重映射,因此采用兩個異步FIFO來完成“乒乓操作”,同時實現(xiàn)了不同時鐘域(44,22MHz)的數(shù)據(jù)接口。通過上述幾種簡單、有效的接口方法,系統(tǒng)用少量的資源實現(xiàn)了高效穩(wěn)定的流水線結(jié)構(gòu)(見圖3),其數(shù)據(jù)處理周期可達640μs,遠小于系統(tǒng)的最高要求。圖4給出了系統(tǒng)在采樣周期為780μs時,在Quartus4.0下整個數(shù)據(jù)處理流水線的仿真波形。DPRAM-LEFT-CTRL和DPRAM-RIGHT-CTRL兩個模塊的數(shù)據(jù)處理速度以及它們對同一幀數(shù)據(jù)無法同時操作的系統(tǒng)約束是制約整個數(shù)據(jù)采集系統(tǒng)速度提高的瓶頸所在。4rs編/解碼性能為了實現(xiàn)與接收方之間高精度的數(shù)據(jù)傳輸,對數(shù)據(jù)進行了前向糾錯(FEC)編碼,即在信息序列之后按照一定的編碼規(guī)則增加了若干防護噪聲干擾的冗余序列。在接收端,利用冗余比特重構(gòu)丟失或產(chǎn)生誤碼的信息比特。Reed-Solomon(RS)碼是一種常用的FEC編碼方式,對糾正隨機錯誤和多重突發(fā)錯誤都很有效,還可以通過間插大幅度提高對突發(fā)錯誤的糾錯能力。RS的編/解碼有多種實現(xiàn)方式,如FPGA,ASIC和DSP等,但設(shè)計過程都比較復(fù)雜。為此,ALTERA公司基于IP復(fù)用技術(shù),推出了RSIP核,使用戶在幾小時內(nèi)就可以設(shè)計出符合自身要求的RS編/解碼器,其具有以下特點:高效的糾錯/檢錯性能;RS編碼格式的完全參數(shù)化;連續(xù)和變化的編碼格式;離散、流動和連續(xù)的解碼方式,還提供了IPToolBench工具來完成參數(shù)化和測試向量的生成。在數(shù)據(jù)發(fā)送時本系統(tǒng)使用了連續(xù)模式的RSEncoder。把1472個信息字節(jié)分成8個幀,每幀采用RS(196,184)的格式,起始階數(shù)為120,場多項式為P(x)=x8+x7+x2+x+1,階數(shù)間隔為1,上述參數(shù)可在ToolBench中直接輸入。需要指出的是,在有效字符相同或相近的條件下,RS編碼的糾錯能力和傳輸?shù)男手g相互抑制,在具體項目的應(yīng)用中需要實際情況進行取舍。另外,還需要綜合考慮IPCore所消耗的資源和允許的最大數(shù)據(jù)吞吐量。表2對比了本文采用的RS(196,184)、遵循DVB標(biāo)準(zhǔn)的RS(204,188)和遵循CCSDS標(biāo)準(zhǔn)的RS(255,223)的RSEncoder在無Erasure的連續(xù)模式下的各項性能指標(biāo),相關(guān)參數(shù)的計算方法如下:(1)傳輸效率=K/N,其中K為有效字節(jié)數(shù),N為總字節(jié)數(shù);(2)無法糾錯概率PUE=1?∑i=0tN!i!(N?i)!(PSE)i(1?PSE)(N?i)(1)ΡUE=1-∑i=0tΝ!i!(Ν-i)!(ΡSE)i(1-ΡSE)(Ν-i)(1)式中PSE為數(shù)據(jù)傳輸過程中每個字符的隨機錯誤概率,假設(shè)為10-3;(3)錯誤糾錯的概率PDE≤PUEt!(2)ΡDE≤ΡUEt!(2)(4)數(shù)據(jù)吞吐量=N×FmaxN+I(3)=Ν×FmaxΝ+Ι(3)式中I為兩幀F(xiàn)EC數(shù)據(jù)之間的字符數(shù),假設(shè)為16。表3則比較了三種Encoder在FPGA中實現(xiàn)時的資源占用情況和運行速度。FPGA代碼的編譯器為LeonardoSpectrum-Altera,時序分析器為PrimeTime。5ad657控制A/D轉(zhuǎn)換的作用主要是獲取光傳感器當(dāng)前的電壓和電流值,來監(jiān)測其工作狀態(tài),避免數(shù)據(jù)失效。A/D芯片采用的ADI公司的8通道、16位串行接口芯片AD677,采樣速率可達100kSPS。如果AD677的控制通過ARM的I/O口操作,由于ARM讀寫周期和處理速度的限制,一次A/D轉(zhuǎn)換需要100μs,無法滿足兩次A/D轉(zhuǎn)換必須少于50μs的系統(tǒng)要求。因此采用FPGA來控制A/D采樣。FPGA按照ARM的指令選擇通道,自動產(chǎn)生AD667的控制時序,然后把轉(zhuǎn)換結(jié)果直接加入發(fā)送的數(shù)據(jù)包中