東南大學(xué)soc課件3 時(shí)序邏輯(1.5學(xué)時(shí))

時(shí)序邏輯1Review（1）組合邏輯電路：當(dāng)前的輸出只與當(dāng)前的輸入有關(guān)。靜態(tài)互補(bǔ)CMOS組合邏輯電路用NMOS做PDN，PMOS做PUNNMOS管產(chǎn)生“強(qiáng)零”而PMOS器件產(chǎn)生“強(qiáng)1”2Review（2）如何構(gòu)建靜態(tài)CMOS組合邏輯電路反向輸出out=xx&xxx|xxxx下拉網(wǎng)絡(luò)(NMOS)和上拉網(wǎng)絡(luò)(PMOS)以輸出為分界線呈對(duì)稱互補(bǔ)關(guān)系晶體管數(shù)目相同,邏輯關(guān)系相反對(duì)于NMOS網(wǎng)絡(luò)劃分子模塊，以“與/或”為基本運(yùn)算與->晶體管串聯(lián)或->晶體管并聯(lián)3Review（3）靜態(tài)互補(bǔ)CMOS組合邏輯的特性全擺幅，高噪聲容限輸出高電平->Vdd,輸出低電平->GND無比電路輸出和晶體管尺寸比例無關(guān)低輸出阻抗輸出和電源地總有通路高輸入阻抗輸入有SiO2隔離，輸入電流幾乎為0，直流扇出系數(shù)非常大靜態(tài)功耗極小穩(wěn)定狀態(tài)下無電源地直流通路4Review（4）影響靜態(tài)CMOS組合邏輯電路性能的幾個(gè)因素延時(shí)和輸入方式有關(guān)當(dāng)輸入A=B=10變化時(shí)，延時(shí)最小當(dāng)輸入A=10,B=1變化時(shí)，延時(shí)最大延時(shí)隨著扇入個(gè)數(shù)的增多而快速上升避免扇入大于或等于4的情況延時(shí)隨著扇出數(shù)的增多而線性增加扇出應(yīng)小于等于45Review（5）降低大扇入電路的延時(shí)的方法逐級(jí)加大晶體管的尺寸調(diào)整晶體管順序，關(guān)鍵路徑上的晶體管靠近輸出優(yōu)化邏輯結(jié)構(gòu)，減少扇入的個(gè)數(shù)6Review（6）影響靜態(tài)CMOS組合邏輯電路功耗的因素電壓擺幅物理電容翻轉(zhuǎn)概率如何降低翻轉(zhuǎn)概率邏輯重組選擇具有較低的開關(guān)活動(dòng)性的邏輯電路結(jié)構(gòu)輸入排序推遲輸入具有較高翻轉(zhuǎn)率的信號(hào)均衡信號(hào)路徑減少毛刺7Review（7）靜態(tài)門的特點(diǎn)是對(duì)噪聲具有穩(wěn)定性，具有良好的性能以及低功耗。是最適合于一般要求的邏輯設(shè)計(jì)類型。但是對(duì)于具有大扇入的復(fù)合門，互補(bǔ)CMOS就其面積和性能而言代價(jià)太大。偽NMOS結(jié)構(gòu)簡(jiǎn)單，速度很快，但以減少噪聲容限和增加靜態(tài)功耗為代價(jià)。傳輸管邏輯十分適合于實(shí)現(xiàn)許多特殊的電路，如多路開關(guān)和加法器這樣的以XOR為主的邏輯。動(dòng)態(tài)邏輯可以實(shí)現(xiàn)較快和面積較小的復(fù)雜邏輯門。缺點(diǎn)是設(shè)計(jì)和工作比較復(fù)雜，并且由于對(duì)噪聲敏感程度的增加而容易失?。恍枰M(jìn)行周期性的刷新，于是限制了電路的最低工作頻率。當(dāng)前的趨勢(shì)是互補(bǔ)靜態(tài)CMOS的運(yùn)用增多。這一傾向是由于在邏輯設(shè)計(jì)層次上越來越多地運(yùn)用了設(shè)計(jì)自動(dòng)化工具。這些工具的重點(diǎn)是放在邏輯層次而不是電路層次的優(yōu)化上，并且非常重視提高穩(wěn)定性。另一個(gè)原因靜態(tài)CMOS比其它方法更適合于按比例降低電壓。8引言組合邏輯電路的特點(diǎn)是，假設(shè)有足夠的時(shí)間使邏輯門穩(wěn)定下來，那么邏輯功能塊的輸出就只與當(dāng)前輸入值有關(guān)。然而事實(shí)上所有真正有用的系統(tǒng)都需要能保存狀態(tài)信息，這就產(chǎn)生了另一類電路，稱為時(shí)序邏輯電路。在這些電路中，輸出不僅取決于當(dāng)前的輸入值，也取決于原先的輸入值。換言之，一個(gè)時(shí)序電路能記住該系統(tǒng)過去的一些歷史，即它具有記憶功能。9什么是時(shí)序邏輯通用有限狀態(tài)機(jī)FSM，由組合邏輯和寄存器組成，由寄存器保持系統(tǒng)的狀態(tài)。FSM的輸出取決于當(dāng)前輸入和當(dāng)前狀態(tài)。它的下一狀態(tài)由當(dāng)前狀態(tài)和當(dāng)前輸入決定并送到寄存器的輸入。在時(shí)鐘的上升沿，下一狀態(tài)被復(fù)制到寄存器的輸出（在一段傳播延時(shí)之后），然后又開始新一輪的循環(huán)。寄存器隨后將不理會(huì)輸入信號(hào)的變化，直到下一個(gè)時(shí)鐘上升沿。10存儲(chǔ)類型DCLKCLKQ靜態(tài)（基于正反饋）動(dòng)態(tài)（基于電容）只要接通電源，靜態(tài)存儲(chǔ)器就會(huì)一直保存存儲(chǔ)的狀態(tài)。它是用正反饋或再生原理構(gòu)成的，其電路拓?fù)浣Y(jié)構(gòu)有意識(shí)地把一個(gè)組合電路的輸出和輸入連在一起。當(dāng)寄存器在較長(zhǎng)時(shí)間內(nèi)不被更新時(shí)靜態(tài)存儲(chǔ)器最為有用。上電時(shí)裝入的設(shè)置數(shù)據(jù)就是一個(gè)很好的例子。動(dòng)態(tài)存儲(chǔ)器的數(shù)據(jù)只存儲(chǔ)很短的一段時(shí)間，也許只有幾毫秒。工作原理是在與MOS器件相關(guān)的寄生電容上暫時(shí)存儲(chǔ)電荷。這些電容必須周期性地刷新以禰補(bǔ)泄露的電荷。動(dòng)態(tài)存儲(chǔ)器比較簡(jiǎn)單，具有較高的性能和較低的功耗。11鎖存器和寄存器Latch:電平觸發(fā)Register:邊沿觸發(fā)DClkQClkDQDClkQClkDQ鎖存器是一個(gè)電平敏感電路，即在時(shí)鐘信號(hào)為高電平時(shí)把輸入D傳送到輸出Q。此時(shí)鎖存器處于透明模式。當(dāng)時(shí)鐘為低電平時(shí)，在時(shí)鐘下降沿處被采樣的輸入數(shù)據(jù)在輸出端處整個(gè)階段都保持穩(wěn)定，此時(shí)鎖存器處于維持模式。寄存器是在時(shí)鐘上升沿采樣輸入數(shù)據(jù)。12鎖存器(Latch）負(fù)鎖存器(CLK=0選擇D輸入)正鎖存器(CLK=1選擇D輸入)高電平透明鎖存器低電平透明鎖存器13基于Latch的時(shí)序電路NLatchLogicLogicPLatchfNlatchistransparent

whenf=0Platchistransparent

whenf=114基于MUX的Latch10DQ0CLK1DQ負(fù)鎖存器(CLK=0選擇D輸入)正鎖存器(CLK=1選擇D輸入)CLK15基于MUX的Latch的晶體管實(shí)現(xiàn)CLK＝1，切斷反饋環(huán)路16基于MUX的Latch僅用NMOS傳輸管實(shí)現(xiàn)多路開關(guān)CLK＝1，切斷反饋環(huán)路17寄存器基于主從結(jié)構(gòu)的上升沿觸發(fā)寄存器負(fù)鎖存器(CLK=0選擇D輸入)正鎖存器(CLK=1選擇D輸入)18基于MUX的寄存器設(shè)計(jì)19帶復(fù)位的寄存器如何加入復(fù)位電路？真值表復(fù)位值的保持同步、異步？如何加入置位電路？復(fù)位、置位的優(yōu)先級(jí)同步、異步？20時(shí)序參數(shù)tCLKtDtc2qtholdtsutQDATASTABLEDATASTABLE建立時(shí)間（tsu）是在時(shí)鐘翻轉(zhuǎn)（對(duì)于正沿觸發(fā)寄存器為0->1的翻轉(zhuǎn)）之前數(shù)據(jù)輸入（D）必須有效的時(shí)間。維持時(shí)間（thold）是在時(shí)鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的時(shí)間。假設(shè)建立和維持時(shí)間都滿足要求，那么輸入端D處的數(shù)據(jù)則在最壞情況下的傳播延時(shí)tc-q（相對(duì)于時(shí)鐘邊沿）之后被復(fù)制到輸出端Q。21時(shí)序參數(shù)tsetup=tpI1+tpT1+tpI3+tpI2,保證了在傳輸門T2兩端的節(jié)點(diǎn)電壓值相等tc2q=tpT3+tpI6thold=022降低時(shí)鐘負(fù)載傳輸門的缺點(diǎn)是時(shí)鐘信號(hào)的電容負(fù)載很大。可以直接用交叉耦合反相器來省去反饋傳輸門。23避免時(shí)鐘重疊CLKCLKAB(a)電路圖(b)一對(duì)時(shí)鐘重疊XDQCLKCLKCLKCLK解決方法：兩相不重疊時(shí)鐘（P247）24動(dòng)態(tài)存儲(chǔ)結(jié)構(gòu)簡(jiǎn)單需要刷新時(shí)鐘重疊靜態(tài)時(shí)序電路的存儲(chǔ)：一對(duì)交叉耦合的反相器形成了一個(gè)雙穩(wěn)元件并且因此可以用來記憶二進(jìn)制值。動(dòng)態(tài)時(shí)序電路的存儲(chǔ)是將電荷暫時(shí)儲(chǔ)存在寄生電容上。25Schmitt觸發(fā)器1、對(duì)于一個(gè)變化很慢的輸入波形，在輸出端有一個(gè)快速翻轉(zhuǎn)的響應(yīng)2、電壓傳輸特性表明對(duì)正向和負(fù)向變化的輸入信號(hào)有不同的開關(guān)閾值26Schmitt觸發(fā)器對(duì)噪聲的抑制把一個(gè)含噪聲或緩慢變化的輸入信號(hào)轉(zhuǎn)變成一個(gè)“干凈”的數(shù)字輸出信號(hào)27CMOSSchmitt觸發(fā)利用正反饋來調(diào)節(jié)前級(jí)電路的翻轉(zhuǎn)電平28單穩(wěn)態(tài)電路輸入翻轉(zhuǎn)觸發(fā)一個(gè)單脈沖單穩(wěn)態(tài)電路是每當(dāng)其靜止?fàn)顟B(tài)受到一個(gè)脈沖或一個(gè)翻轉(zhuǎn)事件觸發(fā)時(shí)就產(chǎn)生一個(gè)寬度確定的脈沖的電路。29非穩(wěn)態(tài)電路012N-1RingOscillatorsimulatedresponseof5-stageoscillator非穩(wěn)態(tài)電路的輸出在兩個(gè)準(zhǔn)穩(wěn)態(tài)之間來回振蕩。30壓控振蕩器(VCO)電流可控反相器型電壓控制振蕩器31Review（1）時(shí)序邏輯電路輸出不僅取決于當(dāng)前的輸入值，也取決于原先的輸入值時(shí)序邏輯電路的存儲(chǔ)類型靜態(tài)：基于正反饋動(dòng)態(tài)：基于電容，降低復(fù)雜性、高性能、低功耗，抗干擾能力差，有最小刷新頻率要求鎖存器電平觸發(fā)正鎖存器和負(fù)鎖存器寄存器邊沿觸發(fā)基于主從結(jié)構(gòu)的上升沿觸發(fā)器：由負(fù)鎖存器和正鎖存器構(gòu)成32Review（2）寄