(完整)FPGA試卷+答案+超詳細(xì)解答

20XX—20XX學(xué)年度第(X)學(xué)期期末考試試卷20XX—20XX學(xué)年度第(X)學(xué)期期末考試試卷(X)卷考試形式：閉卷考試時(shí)間:100分鐘(完整)FPGA試卷+答案+超詳細(xì)解答電子與信息學(xué)院電子與信息學(xué)院20XX.X.考試試卷（含答題紙、試題紙、草稿紙的裝訂試卷不能)分拆（試題區(qū)必須不能分拆）項(xiàng)選擇題：題目數(shù)數(shù)評(píng)卷人裝訂試卷三二B.敏感信號(hào)參數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號(hào)；C.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號(hào)三部分組成；(進(jìn)程由聲明語(yǔ)句、順序語(yǔ)句、敏感信號(hào)列表組成）D.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程。；（3．大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類,下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是 (完整)FPGA試卷+答案+超詳細(xì)解答A.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件;B.FPGA是全稱為復(fù)雜可編程邏輯器件;（FPGA現(xiàn)場(chǎng)可編程邏輯門陣列,CPLD才是復(fù)雜可編程邏輯器件）4．進(jìn)程中的變量賦值語(yǔ)句，其變量更新是A。(變量(variable）是立即完成的，信號(hào)(signal）有延時(shí)）A.立即完成; B.器件的綜合約束;A.順序語(yǔ)句B.并行語(yǔ)句A.State0B.9moonC。Not_Ack_0D。signallA.2#1111_1110＃-—二進(jìn)制數(shù)，下劃線不影響數(shù)值大小,只是增強(qiáng)可讀性,轉(zhuǎn)換成10進(jìn)制數(shù)C.10＃170#A.2#1111_1110＃-—二進(jìn)制數(shù)，下劃線不影響數(shù)值大小,只是增強(qiáng)可讀性,轉(zhuǎn)換成10進(jìn)制數(shù)C.10＃170#（邏輯功能簡(jiǎn)單點(diǎn)說就是利用軟件使我們用語(yǔ)言設(shè)計(jì)的電路優(yōu)化成最簡(jiǎn)邏輯，相當(dāng)于我們數(shù)B.ModelSim（專業(yè)的仿真軟件，時(shí)序和功能仿真,不具備邏輯綜合功能）1．根據(jù)下面的VHDL語(yǔ)句，描述出相應(yīng)的電路原理圖。LIBRARYENTITYENDcfq_1；(完整)FPGA試卷+答案+超詳細(xì)解答裝裝訂線考生答題不得超過此線(完整)FPGA試卷+答案+超詳細(xì)解答--ENDar_4;--老師的題目錯(cuò)誤，結(jié)束實(shí)體，這句應(yīng)該放在最后。ARCHITECTUREar_4OFcfq_1ISBEGINPROCESS（CP）BEGINq〈=d;nq〈=NOTd;ENDPROCESS;ENDar_4;—-修改后，結(jié)束實(shí)體ENDar_4應(yīng)該在這個(gè)位置.自己用QuartusII軟件生成的，筆試的時(shí)候應(yīng)該用筆來(lái)畫，元件名應(yīng)與實(shí)體名一致cfq_1。2．quartusⅡ開發(fā)工具為設(shè)計(jì)者提供了哪些庫(kù)？各有什么功能？（摘自《FPGA系統(tǒng)設(shè)計(jì)與實(shí)例》(完整)FPGA試卷+答案+超詳細(xì)解答4）WORK庫(kù):用戶的VHDL設(shè)計(jì)的現(xiàn)行工作庫(kù)用于存放用戶設(shè)計(jì)和定義的一些設(shè)計(jì)單5）用戶自定義庫(kù)：設(shè)計(jì)者自己建立的設(shè)計(jì)單元資源庫(kù).3．quartusⅡ開發(fā)工具，圖形文件的擴(kuò)展名是？波形文件的擴(kuò)展名是？波形文件擴(kuò)展名:vwfVHDL文本設(shè)計(jì)文件擴(kuò)展名:vhd4．簡(jiǎn)述FPGA的結(jié)構(gòu)FPGA由可編程邏輯塊（CLB)、輸入/輸出模塊（IOB）及可編程互連資源（PIR）等三種可編程電路和1)可編程邏輯塊(CLB):主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。2）輸入/輸出模塊（IOB)：主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個(gè)3）可編程互連資源（PIR由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動(dòng)布線實(shí)現(xiàn)各(完整)FPGA試卷+答案+超詳細(xì)解答5．什么叫功能仿真？什么叫時(shí)序仿真？、兩者有什么區(qū)別？功能仿真又稱前仿真,是在不考慮器件延時(shí)的理想情況下的一種項(xiàng)目驗(yàn)證方法,通過功能仿真來(lái)驗(yàn)證一個(gè)項(xiàng)目的邏輯功能是否正確。時(shí)序仿真又稱模擬仿真或后仿真，是在考慮設(shè)計(jì)項(xiàng)目具體適方法。時(shí)序仿真不僅測(cè)試邏輯功能,還測(cè)試目標(biāo)器件最差情況下的時(shí)間關(guān)系。注：功能仿真無(wú)延時(shí)（驗(yàn)證邏輯是否正確時(shí)用時(shí)序仿真有延時(shí)（仿真出實(shí)實(shí)在在的芯片工作波形，6．名詞解釋，寫出下列縮寫的中文（或者英文)含義：1.VHDL超高速集成電路硬件描述語(yǔ)言(Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage）2.FPGA現(xiàn)場(chǎng)可編程邏輯門陣列(Field－ProgrammableGateArray）（Register—TransferLevel）4.SOPC可編程片上系統(tǒng)（System—on-a—Programmable-Chip)（EmbeddedArrayBlock）（LogicArrayBlock)三、判斷下列程序是否有錯(cuò)誤，如有則指出錯(cuò)誤所在，并給出完整程序.（20分）下列程序是用VHDL語(yǔ)言編寫的上升沿控制的D觸發(fā)器（原理圖如下)符號(hào)算術(shù)運(yùn)算，所以不用std_logiarchitectureoneofdisarchitecureoneofdff1is—-實(shí)體名不正確,dff1processprocess（clk）—-VHDL中大小寫無(wú)影響thenQ〈=d;Q〈=d;(完整)FPGA試卷+答案+超詳細(xì)解答then—-題目要求是上升沿控制的D觸發(fā)器endprocess；endd;endone;--結(jié)構(gòu)體名不正確,one下面程序是參數(shù)可定制帶計(jì)數(shù)使能異步復(fù)位計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。程序——N—bitUpCounterwithLoad，CountEnable,and-—AsynchronousResetuseIEEE.__std_logic_unsigned__.all；useIEEE。std_logic_arith.entitycounter_nisport(data:instd_logic_vector(width—1endcounter_n；architecturebehaveofcounter_nissignalcount:std_logic_vector（width-1downto0);beginprocess(clk,rst)begin〈=“00000000"；,8位標(biāo)準(zhǔn)向量，直接每一位給0;elsif（clk‘eventandclk=1）then――邊沿檢測(cè)count〈=data； count<=count+1; endprocess； q〈=count;(完整)FPGA試卷+答案+超詳細(xì)解答注：由于是電子稿，應(yīng)注意下劃線.useIEEE.__std_logic_unsigned__.all；—-計(jì)數(shù)器涉及運(yùn)算賦值，所以需要聲明引用unsigned程序包entitycounter_niswidth，相當(dāng)于c語(yǔ)言的宏定義port（data：instd_logic_vector（width—1downto0）;load,en,clk,rst：_in__std_logic；--都是輸入信號(hào)，需要用in,之前寫錯(cuò)了.q：outstd_logic_vector（width-1downto0));-—需要用到8位標(biāo)準(zhǔn)邏輯向量，endcounter_n；architecturebehaveofcounter_nis--結(jié)構(gòu)體,of后緊跟實(shí)體名signalcount:std_logic_vector（width-1downto0);-—定義一個(gè)8位的信號(hào)量,用于中間計(jì)數(shù)運(yùn)算，每一次計(jì)數(shù)得到的值賦給端口q;beginprocess(clk，rst）begin(完整)FPGA試卷+答案+超詳細(xì)解答可以count<=“00000000”;，8位字符串，直接每一位給0；elsif(clk‘eventandclk=1)then――邊沿檢測(cè)count<=data； count<=count+1; endprocess； q<=count;-—將count運(yùn)算得到的值，直接賦值個(gè)端口q，端口是不能進(jìn)行運(yùn)算，只能用于賦值。endbehave；四、編程序（20分）1.已知電路原理圖如下，請(qǐng)用VHDL語(yǔ)言編寫其程序VHDL程序設(shè)計(jì):（15分）設(shè)計(jì)一數(shù)據(jù)選擇器MUX，其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來(lái)描述該數(shù)AIN(1:0)MUXBIN(1:0)(完整)FPGA試卷+答案+超詳細(xì)解答OTHERS“XX”--——————-——---——-——--庫(kù)引用--——-—-------—-—--—--———----——-——-——----—---—---實(shí)體聲明—----——--——---—--————--—-sel:instd_logic_vector（1downto0)；——選擇信號(hào)輸入兩位標(biāo)準(zhǔn)邏輯向量Cout：outstd_logic_vector(1downto0)—endmyMux;-——--—------——-————-—結(jié)構(gòu)體behave描述-——-—--—-—-—--————-————architecturebehaveofmyMuxis--采用case語(yǔ)句描述whenothers=〉Cout<=”XX";endprocess；---—-—---—-—-—-—-——-—結(jié)構(gòu)體behave2描述———------—————----———--architecturebehave2ofmyMuxis-—采用whenelse語(yǔ)句描述(完整)FPGA試卷+答案+超詳細(xì)解答"XX”whensel=others;endbehave2;注：這里我只寫了case語(yǔ)句和whenelse語(yǔ)句,if語(yǔ)句沒寫，并且我這是自己寫的，與葉深上傳的有點(diǎn)區(qū)別，建議參考葉深的資料?？荚嚂r(shí)我們寫完一個(gè)VHDL，直接在結(jié)構(gòu)體下補(bǔ)充另一個(gè)結(jié)構(gòu)體就行。25分）用元件例化語(yǔ)句設(shè)計(jì)如圖所示電路。元件為2輸入與非門.---—-—------—-————-——庫(kù)引用-—-——----——————-—---—-—--—-----——-——--—--—---—-—實(shí)體聲明--——--—--——---——--————--———————-—--——--—-——-—-結(jié)構(gòu)體行為描述—--—---——-—--——-—-——--—architecturebehaveofyf4is-—元件聲明componentyf2endcomponent；U1：yf2portmap（A，B,X）;(完整)FPGA試卷+答案+超詳細(xì)解答注：此題，在題目中已注明元件為兩輸入與非門，所以我們直接聲明元件就