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5.完整的條件語(yǔ)句將產(chǎn)生組合電路，不完整的條件2.基于EDA軟件的FPGA/CPLD設(shè)計(jì)流A.③①B.①⑤C.④⑤D.④②3.子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面A.①③⑤B.②③④C.②⑤⑥D(zhuǎn).①④⑥？（moduleAAA(a,b);3.設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)assigncarry[0]=fa_c(a[0]assigns[1]=fa_s(a[1],b[1],assigncarry[1]=fa_c(a[1],b[1],cassigns[2]=fa_s(a[2],b[2],assigncarry[2]=fa_c(a[2],b[2],cassigns[3]=fa_s(a[3],b[3],assignco=fa_c(a[3],b[3],

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