實(shí)驗(yàn)十-基于VHDL的表決器的設(shè)計(jì)

基于VHDL的表決器的設(shè)計(jì)實(shí)驗(yàn)?zāi)康氖煜HDL的編程。熟悉七人表決器的工作原理。進(jìn)一步了解實(shí)驗(yàn)系統(tǒng)的硬件結(jié)構(gòu)。實(shí)驗(yàn)原理所謂表決器就是對于一個(gè)行為，由多個(gè)人投票，如果同意的票數(shù)過半，就認(rèn)為此行為可行；否那么如果否決的票數(shù)過半，那么認(rèn)為此行為無效。七人表決器顧名思義就是由七個(gè)人來投票，當(dāng)同意的票數(shù)大于或者等于4時(shí)，那么認(rèn)為同意；反之，當(dāng)否決的票數(shù)大于或者等于4時(shí)，那么認(rèn)為不同意。實(shí)驗(yàn)中用7個(gè)撥動開關(guān)來表示七個(gè)人，當(dāng)對應(yīng)的撥動開關(guān)輸入為‘1’時(shí)，表示此人同意；否那么假設(shè)撥動開關(guān)輸入為‘0’，那么表示此人反對。表決的結(jié)果用一個(gè)LED表示，假設(shè)表決的結(jié)果為同意，那么LED被點(diǎn)亮；否那么，如果表決的結(jié)果為反對，那么LED不會被點(diǎn)亮。同時(shí)，數(shù)碼管上顯示通過的票數(shù)。實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)就是利用實(shí)驗(yàn)系統(tǒng)中的撥動開關(guān)模塊和LED模塊以及數(shù)碼管模塊來實(shí)現(xiàn)一個(gè)簡單的七人表決器的功能。撥動開關(guān)模塊中的S1～S7表示七個(gè)人，當(dāng)撥動開關(guān)輸入為‘1’時(shí)，表示對應(yīng)的人投同意票，否那么當(dāng)撥動開關(guān)輸入為‘0’時(shí)，表示對應(yīng)的人投反對票；LED模塊中D1表示七人表決的結(jié)果，當(dāng)D1點(diǎn)亮?xí)r，表示此行為通過表決；否那么當(dāng)D1熄滅時(shí)，表示此行為未通過表決。數(shù)碼管顯示通過的票數(shù)。實(shí)驗(yàn)步驟翻開QUARTUSII軟件，新建一個(gè)工程。建完工程之后，再新建一個(gè)VHDLFile，翻開VHDL編輯器對話框。按照實(shí)驗(yàn)原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的例如程序。編寫完VHDL程序后，保存起來。方法同實(shí)驗(yàn)一。對自己編寫的VHDL程序進(jìn)行編譯并仿真，對程序的錯(cuò)誤進(jìn)行修改。編譯仿真無誤后，根據(jù)用戶自己的要求進(jìn)行管腳分配。分配完成后，再進(jìn)行全編譯一次，以使管腳分配生效。根據(jù)實(shí)驗(yàn)內(nèi)容用實(shí)驗(yàn)導(dǎo)線將上面管腳分配的FPGA管腳與對應(yīng)的模塊連接起來。如果是調(diào)用的本書提供的VHDL代碼，那么實(shí)驗(yàn)連線如下：K1-K7：投票者的投票信號，接一個(gè)撥動開關(guān)S1-S7。LEDAG[6..0]：數(shù)碼管顯示信號，接數(shù)碼管的G、F、E、D、C、B、A。m_Result:搶答成功者顯示信號，接一個(gè)LED燈D1。用下載電纜通過JTAG口將對應(yīng)的sof文件加載到FPGA中。觀察實(shí)驗(yàn)結(jié)果是否與自己的編程思想一致實(shí)驗(yàn)結(jié)果與現(xiàn)象以設(shè)計(jì)的參考例如為例，當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后，撥動實(shí)驗(yàn)系統(tǒng)中撥動開關(guān)模塊的S1-S7七位撥動開關(guān)，如果撥動開關(guān)的值為“1〞〔即撥動開關(guān)的開關(guān)置于上端，表示此人通過表決〕的個(gè)數(shù)大于或等于四時(shí)LED模塊的D1被點(diǎn)亮，否那么LED1不被點(diǎn)亮。數(shù)碼管顯示通過的票數(shù)。源代碼libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitybjqisport( clk:instd_logic; input:instd_logic_vector(6downto0);led:outbit; ledag:outstd_logic_vector(6downto0); del:bufferstd_logic_vector(2downto0) );end;architectureoneofbjqis Signalkey:std_logic_vector(6downto0);beginprocess(clk)variabledount:std_logic_vector(2downto0);beginifclk'eventandclk='1'thendount:=dount+1;endif;del<=dount;endprocess;process(del,input)begincase(del)iswhen"000"=>key<=input;whenothers=>null;endcase;endprocess;process(input)variablecnt:integerrange0to7;begincnt:=0;foriin6downto0loopifinput(i)='1'thencnt:=cnt+1;endif;endloop;ifcnt>3thenled<='1';elseled<='0';endif; casecntis when0=>ledag<="0111111";when1=>ledag<="0000110";when2=>ledag<="1011011";when3=>ledag<="1001111";when4=>ledag<="1100110";when5=>ledag<="1101101";when6