實(shí)驗(yàn)四-全減器

實(shí)驗(yàn)四全減器一、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)一位減法器二、實(shí)驗(yàn)原理半減器不考慮低位向本位的借位。一位半減器由兩個(gè)輸入、兩個(gè)輸出。表1半減器真值表輸入輸出BiAiDiCi0000011110101100由真值表可得到函數(shù)表達(dá)式：在下列圖中，“進(jìn)位入〞Ci-1是指低位的進(jìn)位輸出，“進(jìn)位出〞Ci即是本位的進(jìn)位輸出。原理圖如下：真值表：根據(jù)真值表寫出邏輯表達(dá)式：三、實(shí)驗(yàn)步驟1、建立工程fullsub,新建VHDL文件輸入以下代碼保存為fullsub1.vhdl。翻開addern.vhdl文件，選擇FileCreat/UpdateCreatSymbolFilesforCurrentFiles生成頂層符號(hào)文件?！矃⒖紝?shí)驗(yàn)一、二〕----------------------半減器程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityhalfsubisport(a,b:instd_logic;d,c:outstd_logic);endhalfsub;architecturehalf1ofhalfsubisbegind<=((aand(notb))or((nota)andb));c<=(nota)andb;endhalf1;-----------------------------------全減器程序libraryieee;useieee.std_logic_1164.all;entityfullsub1isport(ai,bi,ci:instd_logic;di,co:outstd_logic);endfullsub1;architecturefull1offullsub1iscomponenthalfsub-----------聲明半減器調(diào)用port(a,b:instd_logic;d,c:outstd_logic);endcomponent;signalhalfsub1_d,halfsub1_c,halfsub2_c:std_logic;begin----------------------------------------------------------調(diào)用半減器halfsub1:halfsubportmap(ai,bi,halfsub1_d,halfsub1_c);halfsub2:halfsubportmap(halfsub1_d,ci,di,halfsub2_c);co<=(halfsub1_corci);endfull1;2、新建一個(gè)BlockDiagramm/SchematicFile原理圖文件，，在空白處雙擊添加生成的頂層原理圖，并連接input、output〔輸入輸出管腳〕重命名后如下圖，保存文件fullsub.bdf。建立仿真文件點(diǎn)擊主工具欄上的圖標(biāo)進(jìn)行半編譯，完成后新建一個(gè)波形仿真文件FileNewVerification/DebuggingFilesVectorVaveformFile.,然后在左邊空白處雙擊左鍵添加仿真管腳。完成后添加鼓勵(lì)信號(hào)的波形，首先使用鼠標(biāo)選中一個(gè)信號(hào)〔變藍(lán)〕，利用左邊工具添加仿真信號(hào)，根據(jù)需要依次添加各個(gè)信號(hào)〔可以根據(jù)老師的實(shí)際要求添加不同的信號(hào)〕，并保存。4、功能仿真選擇ProcessingSimulatorTool在彈出對(duì)話框中在仿真模式中選擇〞Functional〞然后點(diǎn)擊〞GenerateFunctionalSimulationNetlist〞生成功能仿真的Netlist，完成后點(diǎn)擊〞Start〞按鈕開始仿真，完成后點(diǎn)擊〞Report〞來(lái)查看仿真結(jié)果，如下圖。5、分配管腳，下載、連線選擇AssignmentsPinsPlanner在Location中選擇要分配的管腳，分配完畢后，點(diǎn)擊主工具欄的圖標(biāo)進(jìn)行全編譯，完成后點(diǎn)擊下載到目標(biāo)器件。連線時(shí)ai、bi、ci分配的管腳連接撥碼開關(guān)，Co、Di所對(duì)應(yīng)管腳連接LED指示燈。6、實(shí)驗(yàn)記錄根據(jù)仿真結(jié)果和實(shí)驗(yàn)led發(fā)光二極管的亮滅完成下表，并分析其運(yùn)算結(jié)果的正確性。輸入輸出實(shí)驗(yàn)結(jié)果Ci-1BiAiDiCiDiLEDCiLED0000000110010100110110010101011100111111管腳分配：Pin182—aipin184—bipin186—capin188—copin194—d實(shí)驗(yàn)七數(shù)據(jù)比擬器實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)4位二進(jìn)制數(shù)據(jù)比擬器。二、實(shí)驗(yàn)原理二進(jìn)制比擬器是提供關(guān)于兩個(gè)二進(jìn)制操作數(shù)間關(guān)系信息的邏輯電路。兩個(gè)操作數(shù)的比擬結(jié)果有三種情況：A等于B、A大于B和A小于B?？紤]當(dāng)操作數(shù)A和B都是一位二進(jìn)制數(shù)時(shí)，構(gòu)造比擬器的真值表見下表。輸入輸出abeq〔A=B〕hi(A>B)lo(A<B)00100010011001011100在一位比擬器的根底上，我們可以繼續(xù)得到兩位比擬器，然后通過(guò)“迭代設(shè)計(jì)〞得到4位的數(shù)據(jù)比擬器。對(duì)于4位比擬器的設(shè)計(jì)，我們可以通過(guò)原理圖輸入法或VHDL描述來(lái)完成，其中用VHDL語(yǔ)言描述是一種最為簡(jiǎn)單的方法。實(shí)驗(yàn)步驟1、建立工程comp，新建VHDL文件輸入以下代碼保存為comp4.vhdl。翻開comp4.vhdl文件，選擇FileCreat/UpdateCreatSymbolFilesforCurrentFiles生成頂層符號(hào)文件〔參考實(shí)驗(yàn)一、二〕。libraryieee;useieee.std_logic_1164.all;entitycomp4isport(a,b:instd_logic_vector(3downto0);eq,hi,lo:outstd_logic);endcomp4;architecturecompofcomp4isbeginprocess(a,b)beginif(a>b)theneq<='0';hi<='1';lo<='0';elsif(a<b)theneq<='0';hi<='0';lo<='1';elsif(a=b)theneq<='1';hi<='0';lo<='0';elseeq<='0';hi<='0';lo<='0';endif;endprocess;endcomp;2、然后新建一個(gè)BlockDiagramm/SchematicFile原理圖文件，在空白處雙擊添加生成的頂層原理圖，并連接input、output〔輸入輸出管腳〕重命名后如下圖，保存文件comp.bdf。3、點(diǎn)擊主工具欄上的圖標(biāo)進(jìn)行半編譯，完成后新建一個(gè)波形仿真文件FileNewVerification/DebuggingFilesVectorVaveformFile.,然后在左邊空白處雙擊左鍵添加仿真管腳。完成后添加鼓勵(lì)信號(hào)的波形，首先使用鼠標(biāo)選中一個(gè)信號(hào)〔變藍(lán)〕，利用左邊工具添加仿真信號(hào)，根據(jù)需要依次添加各個(gè)信號(hào)〔可以根據(jù)老師的實(shí)際要求添加不同的信號(hào)〕，并保存。4、功能仿真選擇ProcessingSimulatorTool在彈出對(duì)話框中在仿真模式中選擇〞Functional〞然后點(diǎn)擊〞GenerateFunctionalSimulationNetlist〞生成功能仿真的Netlist，完成后點(diǎn)擊〞Start〞按鈕開始仿真，完成后點(diǎn)擊〞Report〞來(lái)查看仿真結(jié)果，如下圖。5、分配管腳，下載、連線選擇AssignmentsPinsPlanner在Location中選擇要分配的管腳，分配完畢后，點(diǎn)擊主工具欄的圖標(biāo)進(jìn)行全編譯，完成后點(diǎn)擊下載到目標(biāo)器件。連線時(shí)輸入信號(hào)a0~a3、b0~b3所分配的管腳分別連接撥碼開關(guān)，輸出信號(hào)eq、hi、lo所對(duì)應(yīng)管腳分別連接LED發(fā)光二極管。6、實(shí)驗(yàn)記錄根據(jù)仿真結(jié)果和實(shí)驗(yàn)led發(fā)光二極管的亮滅完成下表，并分析其運(yùn)算結(jié)果的正確性。輸入輸出A0~A3B0~B3eq〔