Verilog設(shè)計(jì)求最大公約數(shù)系統(tǒng)

PAGE1-武漢大學(xué)電工電子基礎(chǔ)課程教學(xué)基地實(shí)驗(yàn)報(bào)告學(xué)院專(zhuān)業(yè)2010年6月18日課程名稱(chēng)求最大公因數(shù)指導(dǎo)教師曹華偉姓名年級(jí)學(xué)號(hào)成績(jī)一：實(shí)驗(yàn)?zāi)康?學(xué)會(huì)控制器模型的設(shè)計(jì)。2掌握FSM的設(shè)計(jì)方法。3繼續(xù)熟悉實(shí)驗(yàn)箱的使用方法。二：實(shí)驗(yàn)原理1、集成電路的劃分 數(shù)據(jù)單元包含有保存運(yùn)算數(shù)據(jù)和運(yùn)算結(jié)果的數(shù)據(jù)寄存器，還包括組合邏輯電路來(lái)完成數(shù)據(jù)運(yùn)算。數(shù)據(jù)單元元產(chǎn)生輸出信號(hào)，數(shù)據(jù)運(yùn)算狀態(tài)等信息?？刂茊卧獜臄?shù)據(jù)單元得到狀態(tài)信息，以決定繼續(xù)進(jìn)行哪些數(shù)據(jù)運(yùn)算，產(chǎn)生控制信號(hào)序列，以決定何時(shí)進(jìn)行何種數(shù)據(jù)運(yùn)算。求最大公因數(shù)模型完成對(duì)集成電路系統(tǒng)的劃分任務(wù)，通過(guò)數(shù)據(jù)路徑和控制路徑實(shí)現(xiàn)求得最大公因數(shù)的可直接綜合系統(tǒng)。三：實(shí)驗(yàn)步驟：定義模塊接口定義模塊接口如下圖：該模塊有4個(gè)輸入operand_A、operand_B，result_taken，input_available以及3個(gè)輸入idle，result_data和result_rdy。根據(jù)此接口定義可以進(jìn)行數(shù)據(jù)路徑和控制路徑路徑的實(shí)現(xiàn)?；灸K實(shí)現(xiàn)（1）定義數(shù)據(jù)路徑數(shù)據(jù)單元包含有保存運(yùn)算數(shù)據(jù)和運(yùn)算結(jié)果的數(shù)據(jù)寄存器，還包括組合邏輯電路來(lái)完成數(shù)據(jù)運(yùn)算。數(shù)據(jù)單元元產(chǎn)生輸出信號(hào)，數(shù)據(jù)運(yùn)算狀態(tài)等信息?？刂茊卧獜臄?shù)據(jù)單元得到狀態(tài)信息，以決定繼續(xù)進(jìn)行哪些數(shù)據(jù)運(yùn)算，產(chǎn)生控制信號(hào)序列，以決定何時(shí)進(jìn)行何種數(shù)據(jù)運(yùn)算。數(shù)據(jù)路徑是以一定的拓?fù)潢P(guān)系互連的若干功能部件。而數(shù)據(jù)路徑的設(shè)計(jì)流程如下圖：根據(jù)圖中所示的數(shù)據(jù)路徑可進(jìn)行數(shù)據(jù)路徑的定義。實(shí)現(xiàn)代碼如下：modulegcdDatapath(inputclk,//Datasignalsinput[0:7]operand_bits_A,input[0:7]operand_bits_B,output[0:7]result_bits_data,//Controlsignals(ctrl->dpath)inputA_en,inputB_en,input[0:1]A_mux_sel,inputB_mux_sel,//Controlsignals(dpath->ctrl)outputB_zero,outputA_lt_B);（2）定義控制路徑行為綜合器總是用有限狀態(tài)機(jī)作為控制器，而且一般采用硬連線方式，也就是說(shuō)用隨機(jī)組合邏輯電路計(jì)算下一狀態(tài)，當(dāng)前狀態(tài)以一定方式編碼后由寄存器鎖存。硬連線方式有限狀態(tài)機(jī)不僅有完善的數(shù)學(xué)模型，更重要的是這種電路的綜合技術(shù)已有非常充分的研究，因此寄存器傳輸級(jí)綜合能夠得到很好的結(jié)果。在行為級(jí)描述中，各個(gè)狀態(tài)以隱含方式表達(dá)，由行為綜合根據(jù)源代碼進(jìn)行狀態(tài)分配和編碼?，F(xiàn)在的行為綜合工具中，狀態(tài)的更新都采用同步方式，用單相沿觸發(fā)時(shí)鐘方案。得到控制器原理圖實(shí)現(xiàn)代碼如下：modulegcdControlUnit(inputclk,inputreset,//Datasignalsinputinput_available,//signaltobeginthe//'CALC'stateinputresult_taken,outputregresult_rdy,//signalappearswhen//itcomestothe'DONE'state//Controlsignals(ctrl->dpath)outputregA_en,outputregB_en,outputreg[0:1]A_mux_sel,outputregB_mux_sel,//Controlsignals(dpath->ctrl)inputB_zero,inputA_lt_B);在每一狀態(tài)，控制器和數(shù)據(jù)路徑要完成如下任務(wù)：(1)控制器進(jìn)入新的狀態(tài)，計(jì)算出控制信號(hào)和下一狀態(tài)；(2)控制器把控制信號(hào)送往數(shù)據(jù)路徑；(3)數(shù)據(jù)路徑根據(jù)控制信號(hào)進(jìn)行相應(yīng)操作；(4)數(shù)據(jù)路徑存儲(chǔ)運(yùn)算結(jié)果，并把各種條件信號(hào)送人控制器。(3)定義控制轉(zhuǎn)變的狀態(tài)機(jī)本題中共有3個(gè)狀態(tài)，等待狀態(tài)wait，用于等待新數(shù)據(jù)輸入。新數(shù)據(jù)輸入后進(jìn)入下一個(gè)狀態(tài)calc，在此狀態(tài)完成判斷A、B的大小以及相減任務(wù)，然后檢查B的值，若B=0，則進(jìn)入下一個(gè)狀態(tài)done，等待用戶取走數(shù)據(jù)，若不滿足B=0，則繼續(xù)判斷A、B大小，進(jìn)行相減操作。（4）實(shí)驗(yàn)完整代碼：modulemy_gcd(inputclk,//Datasignalsinput[0:7]operand_bits_A,input[0:7]operand_bits_B,output[0:7]result_bits_data,//Controlsignalsinputinput_available,inputreset,outputresult_rdy,inputresult_taken);wirea_en,b_en,b_mux_sel;wire[0:1]a_mux_sel;wireb_zero;wirea_lt_b;gcdDatapathdatapath(.clk(clk),.operand_bits_A(operand_bits_A),.operand_bits_B(operand_bits_B),.result_bits_data(result_bits_data),.A_en(a_en),.B_en(b_en),.A_mux_sel(a_mux_sel),.B_mux_sel(b_mux_sel),.B_zero(b_zero),.A_lt_B(a_lt_b));gcdControlUnitcontrol(.clk(clk),.reset(reset),.input_available(input_available),.result_taken(result_taken),.result_rdy(result_rdy),.A_en(a_en),.B_en(b_en),.A_mux_sel(a_mux_sel),.B_mux_sel(b_mux_sel),.B_zero(b_zero),.A_lt_B(a_lt_b));endmodulemodulegcdDatapath(inputclk,//Datasignalsinput[0:7]operand_bits_A,input[0:7]operand_bits_B,output[0:7]result_bits_data,//Controlsignals(ctrl->dpath)inputA_en,inputB_en,input[0:1]A_mux_sel,inputB_mux_sel,//Controlsignals(dpath->ctrl)outputB_zero,outputA_lt_B);//wireswillbeusedinthemiddleofthismodulewire[0:7]B;//outputofthedflipflopwire[0:7]A;wire[0:7]sub_out;//outputofthesubtractionwire[0:7]A_mux_out;//outputofthemuxn_1(n=3or2)wire[0:7]B_mux_out;//noregisterfor'A'or'B',usetheDflipflopinsteadmux3_1u1_mux3_1(.IN0(operand_bits_A),.IN1(B),.IN2(sub_out),.SEL(A_mux_sel),.OUT(A_mux_out));//DflipflopwithenableED_FFA_ff(.clk(clk),.en_p(A_en),.d_p(A_mux_out),.q_np(A));mux2_1u2_mux2_1(.IN0(operand_bits_B),.IN1(A),.SEL(B_mux_sel),.OUT(B_mux_out));ED_FFB_ff(.clk(clk),.en_p(B_en),.d_p(B_mux_out),.q_np(B));//whentherighthandhaschanged,the'assign'sentencewillwork.assignB_zero=(B==0);assignA_lt_B=(A<B);assignsub_out=A-B;//whenB==0result_bits_dataequalstoA.assignresult_bits_data=A;endmodulemodulegcdControlUnit(inputclk,inputreset,//Datasignalsinputinput_available,//signaltobeginthe'CALC'//stateinputresult_taken,outputregresult_rdy,//signalappearswhenit//comestothe'DONE'state//Controlsignals(ctrl->dpath)outputregA_en,outputregB_en,outputreg[0:1]A_mux_sel,outputregB_mux_sel,//Controlsignals(dpath->ctrl)inputB_zero,inputA_lt_B);//therearethreestatesaltogether.localparamWAIT=2'b00;//localparamsarescopedconstantslocalparamCALC=2'b01;localparamDONE=2'b10;reg[0:1]state_next;wire[0:1]state_current;//localparamA_MUX_SEL_IN=2'b00;localparamA_MUX_SEL_B=2'b01;localparamA_MUX_SEL_SUB=2'b10;localparamA_MUX_SEL_X=2'bxx;localparamB_MUX_SEL_IN=1'b0;localparamB_MUX_SEL_A=1'b1;localparamB_MUX_SEL_X=1'bx;//initialnizethecontrolunitvcRDFF_pfstate_pf(.clk(clk),.reset(reset),.d(state_next),.q(state_current));always@(*)begin//stoptheworkingofmuxandDflipflopA_mux_sel=A_MUX_SEL_X;A_en=1'b0;B_mux_sel=B_MUX_SEL_X;B_en=1'b0;result_rdy=1'b0;case(state_current) WAIT: begin A_mux_sel=A_MUX_SEL_IN; A_en=1'b1; B_mux_sel=B_MUX_SEL_IN; B_en=1'b1; end CALC: begin if(A_lt_B) begin A_mux_sel=A_MUX_SEL_B; A_en=1'b1; B_mux_sel=B_MUX_SEL_A; B_en=1'b1; end elseif(!B_zero) begin A_mux_sel=A_MUX_SEL_SUB; A_en=1'b1; end end DONE: begin result_rdy=1'b1; endendcaseend//Nextstatelogicalwaysbegin//Defaultistostayinthesamestatestate_next=state_current;case(state_current) WAIT: if(input_available==1) state_next=CALC; CALC: if(B_zero==1) state_next=DONE; DONE: if(result_taken==1) state_next=WAIT; endcaseendendmodule//thefollowingarethemodulesusedineitherthe'datapath'or'controlunit'module//3路選擇器modulemux3_1(IN0,IN1,IN2,SEL,OUT);input[0:7]IN0,IN1,IN2;input[0:1]SEL;output[0:7]OUT;reg[0:7]OUT;always@(*)begincase(SEL)2'b00:OUT=IN0;2'b01:OUT=IN1;2'b10:OUT=IN2;endcaseendendmodule//2路選擇器modulemux2_1(IN0,IN1,SEL,OUT);input[0:7]IN0,IN1;inputSEL;output[0:7]OUT;reg[0:7]OUT;always@(*)begincase(SE