小數(shù)分頻器原理

基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計在數(shù)字邏輯電路設(shè)計中，分頻器是一種基本電路。通常用來對某個給定頻率進(jìn)行分頻，以得到所需的頻率。整數(shù)分頻器的實現(xiàn)非常簡單，可采用標(biāo)準(zhǔn)的計數(shù)器，也可以采用可編程邏輯器件設(shè)計實現(xiàn)。但在某些場合下，時鐘源與所需的頻率不成整數(shù)倍關(guān)系，此時可采用小數(shù)分頻器進(jìn)行分頻。比如：分頻系數(shù)為2.5、3.5、7.5等半整數(shù)分頻器。筆者在模擬設(shè)計頻率計脈沖信號時，就用了半整數(shù)分頻器這樣的電路。由于時鐘源信號為50MHz，而電路中需要產(chǎn)生一個20MHz的時鐘信號，其分頻比為2.5,因此整數(shù)分頻將不能勝任。為了解決這一問題，筆者利用VIDL硬件描述語言和原理圖輸入方式，通過MAX+plusII開發(fā)軟件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了半整數(shù)分頻器電路的設(shè)計。圖1通用半整數(shù)分頻器電路組成2小數(shù)分頻的基本原理小數(shù)分頻的基本原理是采用脈沖吞吐計數(shù)器和鎖相環(huán)技術(shù)先設(shè)計兩個不同分頻比的整數(shù)分頻器，然后通過控制單位時間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值。如設(shè)計一個分頻系數(shù)為10.1的分頻器時，可以將分頻器設(shè)計成9次10分頻，1次11分頻，這樣總的分頻值為：F=(9X10+1X11)/(9+1)=10.1從這種實現(xiàn)方法的特點(diǎn)可以看出，由于分頻器的分頻值不斷改變，因此分頻后得到的信號抖動較大。當(dāng)分頻系數(shù)為N-0.5(N為整數(shù))時，可控制扣除脈沖的時間，以使輸出成為一個穩(wěn)定的脈沖頻率，而不是一次N分頻，一次N-1分頻。3電路組成分頻系數(shù)為N-0.5的分頻器電路可由一個異或門、一個模N計數(shù)器和一個二分頻器組成。在實現(xiàn)時，模N計數(shù)器可設(shè)計成帶預(yù)置的計數(shù)器，這樣可以實現(xiàn)任意分頻系數(shù)為N-0.5的分頻器。圖1給出了通用半整數(shù)分頻器的電路組成。采用VHDL硬件描述語言，可實現(xiàn)任意模N的計數(shù)器(其工作頻率可以達(dá)到160MHz以上)，并可產(chǎn)生模N邏輯電路。之后，用原理圖輸入方式將模N邏輯電路、異或門和D觸發(fā)器連接起來，便可實現(xiàn)半整數(shù)(N-0.5)分頻器以及(2N-1)的分頻。4半整數(shù)分頻器設(shè)計現(xiàn)通過設(shè)計一個分頻系數(shù)為2.5的分頻器給出用FPGA設(shè)計半整數(shù)分頻器的一般方法。該2.5分頻器由模3計數(shù)器、異或門和D觸發(fā)器組成。4.1模3計數(shù)器該計數(shù)器可產(chǎn)生一個分頻系數(shù)為3的分頻器，并產(chǎn)生一個默認(rèn)的邏輯符號COUNTER3。其輸入端口為RESET、EN和CLK；輸出端口為QA和QB。下面給出模3計數(shù)器VHDL描述代碼：libraryieee;useieee.std-logic-1164.all;useieee.std-logic-unsigned.all;entitycounter3isport(clk,reset,en:instd_logic;qa,qb:outstd-logic);endcounter3;architecturebehaviorofcounter3issignalcount:std-logic-vector(1downto0);beginprocess(reset,clk)beginifreset='1'thencount(1downto0)<="00";elseif(clk'eventandclk='1')thenif(en='1')thenif(count="10")thencount<="00";elsecount<=count+1;endif;endif;endif;endif;endprocess;qa<=count(0);qb<=count(1)；endbehavior；任意模數(shù)的計數(shù)器與模3計數(shù)器的描述結(jié)構(gòu)完全相同，所不同的僅僅是計數(shù)器的狀態(tài)數(shù)。上面的程序經(jīng)編譯、時序模擬后，在MAX+PLUSII可得到如圖2所示的仿真波形。4.2完整的電路及波形仿真將COUNTER3、異或門和D觸發(fā)器通過圖3所示的電路邏輯連接關(guān)系，并用原理圖輸入方式調(diào)入圖形編輯器，然后經(jīng)邏輯綜合即可得到如圖4所示的仿真波形。由圖中outclk與inclk的波形可以看出，outclk會在inclk每隔2.5個周期處產(chǎn)生一個上升沿，從而實現(xiàn)分頻系數(shù)為2.5的分頻器。設(shè)inclk為50MHz，則outclk為20MHz。因此可見，該電路不僅可得到分頻系數(shù)為2.5的分頻器(outclk)，而且還可得到分頻系數(shù)為5的分頻器(Q1)。5結(jié)束語選用ALTERA公司FLEX系列EPF10K10LC84-4型FPGA器件實現(xiàn)半整數(shù)分頻后，經(jīng)邏輯綜合后的適配分析結(jié)果如表1所列。本例中的計數(shù)器為2位寬的位矢量，即分頻系數(shù)為4以