第9章微電子概論寄生參數(shù)

集成電路幅員設(shè)計

IClayoutdesign第9章寄生參數(shù)寄生電容

寄生電阻

寄生電感器件的寄生參數(shù)

2三種主要的寄生參數(shù)：——導(dǎo)線寄生電容寄生電阻寄生電感parameterscaling：–conductancesandcapacitancesscalelinearlywithwidth〔〞wideningawireleadstolessthanaproportionalincreaseincapacitance,butaproportionalreduceinresistance,sotheRCdelayproductimproves.〞“P219,CMOSVLSI〞〕–resistancesscaleinverselywithwidth–interconnectsintroduceextraresistance,capacitance,anddelay,degradeoflargedeviceperformance!寄生電容3導(dǎo)線之間〔同層/不同層〕、導(dǎo)線與襯底之間都存在平面電容；上層導(dǎo)線到下層導(dǎo)線、下層導(dǎo)線到襯底之間存在邊緣電容。寄生電容Capacitanceiseverywhere.4由于尺寸很小，因此這些寄生參數(shù)的值也很小。對于對電容不敏感的電路，不用擔(dān)憂；不論是CMOS還是雙極型，只需涉及高頻，寄生會成為問題。忽略寄生參數(shù)會毀掉他的芯片。導(dǎo)線盡能夠短減少寄生電容的方法：采用電容最低的金屬層繞過電路走線寄生電容5減少寄生電容的方法-選擇金屬層起主要作用的電容通常是導(dǎo)線與襯底間的電容。如以下圖，寄生參數(shù)可以把電路1的噪聲經(jīng)過襯底耦合到電路2，所以要設(shè)法使一切的噪聲都遠離襯底。寄生電容6減少寄生電容的方法-選擇金屬層可以經(jīng)過改動金屬層來獲得較小的至襯底的電容，通常最高金屬層所構(gòu)成的電容總是最小的。另外值得留意的是并不是一切工藝的最高層金屬與襯底產(chǎn)生的寄生電容都最小,它還與金屬層的寬度等其它要素有關(guān)。有些工藝中或許是M2對地的電容要比M4的對地電容大，所以我們不能只憑直覺來判別，一定要經(jīng)過詳細的計算來確認。寄生電容MetalM1M2M3M4Min.Width0.80.82.46.5Cap/UnitArea(fF/um2)532.51.5Cap10umwire40246697.57減少寄生電容的方法-選擇金屬層Modernprocesseshaveeightormoremetallayers.Thelowerlayersarethinandoptimizedforatightroutingpitch.Middlelayersareoftenslightlythickerforlowerresistanceandbettercurrent-handlingcapability.Upperlayersmaybeeventhickertoprovidealow-resistancepowergridandfastglobalinterconnect.寄生電容LayerPurposeMetal1InterconnectwithincellsMetal2/3InterconnectbetweencellswithinunitsMetal4/5Interconnectbetweenunits,criticalsignalsMetal6I/Opads,clock,power,ground8減少寄生電容的方法-選擇金屬層寬度、間距wideningawireleadstolessthanaproportionalincreaseincapacitance,butaproportionalreduceinresistance,sotheRCdelayproductimproves.Increasingspacingbetweenwiresreducescapacitancetotheadjacentwiresandleavesresistanceunchanged.ThisimprovetheRCdelaytosomeextentandsignificantlyreducescouplingnoise.寄生電容9減少寄生電容的方法–繞過電路走線在某些電路的上面布金屬線,這是在數(shù)字自動規(guī)劃布線中經(jīng)常會遇到的情況。各層金屬相互交疊,所以在反相器、觸發(fā)器等都存在寄生電容。假設(shè)不加以干涉的話,只是由布線器來操作,那么就有能夠毀了他的芯片。在模擬電路幅員設(shè)計中,我們經(jīng)常會人為的將敏感信號隔分開來,盡量防止在敏感電路上面走線,而只是將金屬線走在電路之間,這樣寄生的參數(shù)就小一些且相對容易控制。在數(shù)字幅員中，90%的導(dǎo)線一同布置，不用關(guān)懷它們的功能；而在模擬幅員中，對于某些功能可以不在乎寄生電容，而另一些必需留意。寄生電容10減少寄生電容的方法–繞過電路走線寄生電容11經(jīng)過電流密度可以選擇導(dǎo)線寬度，電流大小影響單元間的布線方案。翻開工藝手冊，我們經(jīng)常能看到每層金屬線可以承載的電流。經(jīng)過這個參數(shù)我們可以計算所需求的金屬層寬度。例如，有一根信號線需求承載1毫安的電流，而工藝手冊注明每微米可以走0.5毫安的電流，那么這根金屬層的寬度至少要2微米。寄生電阻12IR壓降：假設(shè)導(dǎo)線的方塊電阻Rsqu是0.05Ω,那么R=Rsqu*L/W=0.05Ω*〔2mm/2um〕=50ΩV=IR=50Ω*1mA=50mV所以計算得知電壓為50毫伏。它對于一個電壓非常敏感的電路來講就會有很大的影響。假設(shè)這條導(dǎo)線的壓降不能超越10毫伏,顯然這個設(shè)計就是失敗的。所以這就意味著我們必需添加導(dǎo)線寬度才干滿足這一要求。寄生電阻13為了降低寄生電阻，就需求確保運用最厚的金屬層。正如我們了解的，普通情況下，最厚的金屬線具有最低的方塊電阻。假設(shè)遇到一樣的金屬層厚度，也可以將這幾條金屬重疊構(gòu)成并聯(lián)構(gòu)造，大大降低了電阻。因此,并聯(lián)布線是降低大電流途徑電阻的有效方法,而且還能節(jié)省一定的面積。寄生電阻14當(dāng)電路是在一個真正的高頻的情況下任務(wù)時，導(dǎo)線也開場存在了電感效應(yīng)。處理寄生電感的方法就是試著去模擬它，把它當(dāng)成電路中的一部分。首先需求盡早的完成規(guī)劃，好讓電路設(shè)計者較早的看到導(dǎo)線終究能有多長，然后估計出能夠引起的電感。幅員設(shè)計過程中尤其留意不要由于電感耦合而影響其它部分。能否利用寄生參數(shù)？從整體來說，不可以利用寄生參數(shù)得到益處。由于寄生參數(shù)可以正負相差50%，無法很好地控制。然而，可以利用寄生參數(shù)得到一點小外快。如把電源線和地線相互層疊起來就可以得到免費的電源去耦電容。寄生電感15CMOS晶體管MOS器件本身存在兩種電容：柵電容和分散電容。柵電容：平行板電容：Cgb=Cunit/areaxA源漏交疊電容：Cgs、Cgd總的柵電容：Cg=Cgb+Cgs+Cgd

器件的寄生參數(shù)overlapcapacitanceintrinsiccapacitance(aparallelplatecapacitor)Cgs(fringing)Cgd(fringing)16CMOS晶體管-柵電容：Cgbisnecessarytoattractchargetoinvertthechannel,sohighgatecapacitanceisrequiredtoobtainhighIds.Cgb=Cox*WL=Cpermicron*WCpermicron=Cox*L=〔εs/tox〕*Ｌ〔Cpermicronhasavalueofabout1.5~2fF/umofgatewidth〕器件的寄生參數(shù)parametercutofflinearsaturationCgbC0=

Cox*WL00Cgs0C0/22C0/3Cgd0C0/20Cg=Cgb+Cgs+CgdC0C02C0/317CMOS晶體管-柵電容：邊緣交疊電容Thegatealsohasfringingfieldsterminatingonthesourceanddrain,thisleadstoadditionoverlapcapacitance,called“Cgs(fringing)/Cgd(fringing)〞.Cgs(fringing)=Cgsfr*WCgd(fringing)=Cgdfr*WComparingtoalongchannelnMOStransistor,wecanfindthatCgddoesnotgoto0insaturationofashorterchanneltransistor,becausethefringingoverlapcomponentCgd(fringing)issignificant.Thefringingoverlapcapacitancebecomesrelativelymoreimportantforshorterchanneltransistorsbecauseitisalargefractionofthetotal.器件的寄生參數(shù)18CMOS晶體管MOS器件本身存在兩種電容：柵電容和分散電容。分散電容：分散電容主要是由源、漏分散區(qū)與襯底或阱之間構(gòu)成的PN結(jié)電容。由兩部分組成：分散區(qū)底面結(jié)電容和邊緣電容。Cdb=Cjbs*〔ab〕+Cjbssw*〔2a+2b〕其中，Cjbs：每平方um的結(jié)電容Cjbssw:每um的邊緣電容a、b：分散區(qū)的寬度和長度器件的寄生參數(shù)19CMOS晶體管對于處于N阱中的PMOS晶體管，當(dāng)源或漏上的電壓發(fā)生變化時，阱電容會使這一變化變慢。當(dāng)有一個電壓加到柵上時,柵電容會使它變慢。多晶硅柵的串聯(lián)電阻與柵電容一同構(gòu)成了一個RC時間常數(shù),它使器件進一步變慢。幾乎器件的每一個部分都有某種電容以某種方式使器件的操作變慢。器件的寄生參數(shù)SDGonoffonoffinputsignalofGinputsignalofAA20CMOS晶體管減少CMOS器件寄生參數(shù)的技術(shù)就是減少柵的串聯(lián)電阻。任何其它在內(nèi)的寄生參數(shù)是沒有方法改動的。假設(shè)我們降低了多晶硅柵的串聯(lián)電阻,就降低了RC時間常數(shù),從而改善了器件的速度。我們可以經(jīng)過把多晶硅柵分成多個“指狀“構(gòu)造,然后用導(dǎo)線將它們并聯(lián)起來以降低電阻。器件的寄生參數(shù)SDGIIIIIIIVbigsizeMOSsplitintofourpartssimplemode21CMOS閂鎖效應(yīng)及其預(yù)防在CMOS電路中PMOS和NMOS經(jīng)常作互補晶體管運用，它們相距很近，可以構(gòu)成寄生可控硅構(gòu)造，一旦滿足觸發(fā)條件，將使電路進入低壓大電流的形狀，這就是閂鎖效應(yīng)。呵斥電路功能的混亂，使電路損壞。產(chǎn)生閂鎖效應(yīng)的條件1．環(huán)路電流增益大于1，即βnpn*βpnp>=1；2．兩個BJT發(fā)射結(jié)均處于正偏；3．電源提供的最大電流大于PNPN器件導(dǎo)通所需維持電流IH。器件的寄生參數(shù)22N阱CMOS工藝中的典型PNPN可控硅構(gòu)造及其等效電路

器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防221overshoot23潛在的發(fā)射極(結(jié))：綠色標(biāo)出區(qū)域是潛在的發(fā)射極(結(jié))，當(dāng)這些MOSFET作為I/O器件時，由于信號的大于VDD的overshoot，能夠使PMOS的源/襯結(jié)、漏/襯結(jié)和溝道中感應(yīng)的縱向PN結(jié)(這些都是縱向寄生PNPBJT的發(fā)射結(jié))正偏而發(fā)射空穴到N阱中，接著在N阱和襯底的PN結(jié)內(nèi)建電場的驅(qū)動下，漂移進入P襯底，最終能夠被橫向寄生NPNBJT吸收而構(gòu)成強耦合進入latch形狀；同理，由于信號的小于GND的undershoot，能夠使NMOS的源/襯結(jié)、漏/襯結(jié)和溝道中感應(yīng)的縱向PN結(jié)(這些都是橫向寄生NPNBJT的發(fā)射結(jié))正偏而發(fā)射電子到P襯底中，接著在N阱和襯底的PN結(jié)內(nèi)建電場的驅(qū)動下，漂移進入N阱，最終能夠被縱向寄生PNPBJT吸收而構(gòu)成強耦合進入latch形狀。另外還有兩種情形能夠向襯底或N阱注入少數(shù)載流子，一，熱載流子效應(yīng)；二，ESD維護，前者可采用加大溝道長度的方法處理，后者可采用在幅員中追加少數(shù)載流子維護環(huán)的方法來處理。器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防24熱載流子效應(yīng)(HotcarrierEffect,HCE)熱載流子就是具有高能量的載流子，即其動能高于平均熱運動能量的載流子；因此其運動速度也一定很高。當(dāng)載流子從外界獲得了很大能量時，即可成為熱載流子。例如在強電場作用下，載流子沿著電場方向不斷漂移，不斷加速，即可獲得很大的動能，從而可成為熱載流子。對于半導(dǎo)體器件，當(dāng)器件的特征尺寸很小時，即使在不很高的電壓下，也可產(chǎn)生很強的電場〔E=U/d〕，從而易于導(dǎo)致出現(xiàn)熱載流子。因此，在小尺寸器件以及大規(guī)模集成電路中，容易出現(xiàn)熱載流子。由于熱載流子所呵斥的一些影響，就稱為熱載流子效應(yīng)。25預(yù)防措施-一、工藝技術(shù)預(yù)防措施-以P阱工藝為例為了有效地降低βnpn和βpnp，提高抗自鎖的才干，要留意分散濃度的控制。對于橫向寄生PNP管，維護環(huán)是其基區(qū)的一部分，施以重摻雜可降低其βpnp；對于縱向寄生NPN管，工藝上降低其βnpn有效的方法是采用深阱分散，來添加基區(qū)寬度。為了降低Rn，可采用倒轉(zhuǎn)阱構(gòu)造，即阱的縱向雜質(zhì)分布與普通分散法相反，高濃度區(qū)在阱底；為了降低Rp，可采用N+_si上外延N-作為襯底，實驗證明用此襯底制造的CMOS電路具有很高的抗自鎖才干。假設(shè)采用以下圖所示的外延埋層CMOS電路(EBLCMOSIC)，由于襯底資料濃度很高，使寄生PNP管的橫向電阻Rs下降；又由于阱下參與P+埋層，使阱的橫向電阻Rw和βnpn大大下降，從而大大提高電路的抗自鎖才干。器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防26預(yù)防措施-一、工藝技術(shù)預(yù)防措施器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防外延埋層CMOS反相器剖面圖27預(yù)防措施-二、幅員規(guī)劃設(shè)計預(yù)防措施

器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防上圖是典型的幅員構(gòu)造，左邊是N-wellPMOS加N+wellcontact，右邊是P-sbuNMOS加P+subcontact，中間就是guardring，當(dāng)然wellcontact、psubcontact也是維護的一部分，只不過沒有畫成環(huán)狀而已，不能忽略。28維護環(huán)維護環(huán)的根本概念主要分成兩種：1.多數(shù)載流子維護環(huán)；2.少數(shù)載流子維護環(huán)。電子在P-sub中為少數(shù)載流子，到了N-well中就是多數(shù)載流子了。那么維護環(huán)究竟發(fā)揚著什么作用呢？29器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防右邊是P-sbuNMOS加P+subcontact，中間就是guardring左邊是N-wellPMOS加N+wellcontact，30少數(shù)載流子與多數(shù)載流子維護環(huán)圖中少數(shù)載流子維護環(huán)VDD〔N+〕：這里N+在所在P襯底中是少數(shù)載流子，同時與襯底接觸配合，在該N+與襯底構(gòu)成的PN結(jié)上構(gòu)成反偏，這樣既能吸收NMOS過來電子，又防止VDD流進來空穴。P襯底上圍繞NMOS最外圍的P+多數(shù)載流子維護環(huán)用來吸收外來的〔比如來自N阱內(nèi)的潛在發(fā)射結(jié)〕空穴；N阱中圍繞PMOS最外圍的N+多數(shù)載流子維護環(huán)用來吸收外來的〔比如來自N阱外的潛在發(fā)射結(jié)〕電子。

31預(yù)防措施-二、幅員規(guī)劃設(shè)計預(yù)防措施1．吸收載流子，進展電流分流，防止寄生雙極晶體管的發(fā)射結(jié)被正偏。1.2“襯底接觸環(huán)〞：方式：假設(shè)采用普通CMOS工藝，它是位于芯片或某個模塊周圍的被接到地電平的P+環(huán)形分散區(qū)；假設(shè)采用外延COMS工藝，除了以上闡明的以外，還包括晶圓反面被接到地電平的P+分散區(qū)。作用：搜集P襯底中的空穴，進展電流分流，減小P襯底中潛在的橫向寄生NPNBJT發(fā)射結(jié)被正偏的幾率。器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防32預(yù)防措施-二、幅員規(guī)劃設(shè)計預(yù)防措施2．減小部分P襯底〔或N阱襯底〕的電阻Rn和Rp，使Rn和Rp上的電壓降減小，防止寄生雙極晶體管的發(fā)射結(jié)被正偏。2.1“多數(shù)載流子維護環(huán)〞：方式：位于P襯底上圍繞NMOS最外圍被接到地的P+環(huán)形分散區(qū)；位于N阱中圍繞PMOS最外圍的被接到VDD的N+環(huán)形分散區(qū)?！咀ⅲ簽楣?jié)省面積，多數(shù)載流子維護環(huán)常合并到襯底偏置環(huán)】作用：P襯底上圍繞NMOS最外圍的P+多數(shù)載流子維護環(huán)用來吸收外來的〔比如來自N阱內(nèi)的潛在發(fā)射結(jié)〕空穴；N阱中圍繞PMOS最外圍的N+多數(shù)載流子維護環(huán)用來吸收外來的〔比如來自N阱外的潛在發(fā)射結(jié)〕電子。器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防33預(yù)防措施-二、幅員規(guī)劃設(shè)計預(yù)防措施2．減小部分P襯底〔或N阱襯底〕的電阻Rn和Rp，使Rn和Rp上的電壓降減小，防止寄生雙極晶體管的發(fā)射結(jié)被正偏。2.1“多數(shù)載流子維護環(huán)〞：器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防采用維護環(huán)的反相器剖面圖34預(yù)防措施-二、幅員規(guī)劃設(shè)計預(yù)防措施2．減小部分P襯底〔或N阱襯底〕的電阻Rn和Rp，使Rn和Rp上的電壓降減小，防止寄生雙極晶體管的發(fā)射結(jié)被正偏。2.2“多條阱接觸〞：方式：普通用N阱內(nèi)多數(shù)載流子維護環(huán)替代，而為了節(jié)省面積，多數(shù)載流子維護環(huán)又經(jīng)常合并到襯底偏置環(huán)，所以多條阱接觸實踐上經(jīng)常由襯底偏置環(huán)來替代。作用：減小N阱內(nèi)不同位置之間的電壓降，減小N阱內(nèi)潛在的縱向寄生PNPBJT發(fā)射結(jié)被正偏的幾率。2.3添加與電源線和地線的接觸孔，加寬電源線和地線，以減小電壓降。器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防35預(yù)防措施-二、幅員規(guī)劃設(shè)計預(yù)防措施3．提高PNPN可控硅構(gòu)造的維持電流?！熬o鄰源極接觸〞：方式：〔假定MOSFET源襯相連〕用金屬層把NMOS的源極和緊鄰的P襯底偏置環(huán)相連；用金屬層把PMOS的源極和緊鄰的N阱襯底偏置環(huán)相連。作用：提高PNPN可控硅構(gòu)造的維持電流和維持電壓，減小PNPN可控硅構(gòu)造被觸發(fā)的幾率。器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防36預(yù)防措施-二、幅員規(guī)劃設(shè)計預(yù)防措施4．減小橫向寄生雙極管的電流增益。增大NMOSFET的源、漏極與含有縱向寄生PNPBJT的N阱之間的間隔，加大橫向寄生NPNBJT的基區(qū)寬度，從而減小βnpn。該措施的缺陷是要增大幅員面積。5．任何潛在發(fā)射極〔結(jié)〕的邊緣都需求追加少數(shù)載流子維護環(huán)，以提早吸收注入襯底的少數(shù)載流子。比如：ESD維護二極管和I/O器件的周圍都需求規(guī)劃少數(shù)載流子維護環(huán)。在某些場所，為防止電磁干擾〔尤其是變化磁場的干擾〕，這些維護環(huán)需求留有必要的開口，不可閉合。為了節(jié)省面積，這些維護環(huán)不一定要閉合，只需到達有效吸收相關(guān)載流子的目的即可。6．根據(jù)實踐需求，這些措施可以有選擇地運用。器件的寄生參數(shù)-CMOS閂鎖效應(yīng)及其預(yù)防37N阱CMOS工藝閂鎖效應(yīng)幅員規(guī)劃設(shè)計預(yù)防措施俯視表示圖3839pn結(jié)搜集電子/空穴的才干〔如BJT的集電極〕：與pn結(jié)接觸所構(gòu)成的耗盡區(qū)電場分布有關(guān)。內(nèi)建