電子技術(shù)基礎(chǔ)課件：時(shí)序邏輯電路

時(shí)序邏輯電路第一節(jié)同步時(shí)序邏輯電路的分析方法第二節(jié)寄存器第三節(jié)計(jì)數(shù)器第四節(jié)同步時(shí)序邏輯電路的設(shè)計(jì)方法組合邏輯電路主要由門電路構(gòu)成，時(shí)序邏輯電路則主要由觸發(fā)器和門電路組成。觸發(fā)器的主要作用是用來(lái)記憶和表示邏輯電路的狀態(tài)，由此可見(jiàn)，在時(shí)序邏輯電路中，觸發(fā)器是主要組成部分，門電路則可以沒(méi)有。時(shí)序邏輯電路又稱時(shí)序電路，是數(shù)字邏輯電路的重要組成部分。時(shí)序邏輯電路與組合邏輯電路相比具有不同的特點(diǎn):時(shí)序邏輯電路在任何時(shí)刻的輸出狀態(tài)(次態(tài))不僅取決于該時(shí)刻的輸入狀態(tài)，而且還取決于電路的原有狀態(tài)(現(xiàn)態(tài))。時(shí)序邏輯電路的內(nèi)部存在反饋電路，其輸出狀態(tài)由輸入信號(hào)狀態(tài)和觸發(fā)器原有狀態(tài)共同決定。同時(shí)由于時(shí)序邏輯電路在結(jié)構(gòu)以及功能上的特殊性，相較其他種類的數(shù)字邏輯電路而言，它往往具有難度大、電路復(fù)雜并且應(yīng)用范圍廣的特點(diǎn)。根據(jù)觸發(fā)器狀態(tài)的變化和時(shí)鐘脈沖CP信號(hào)是否同步，時(shí)序邏輯電路又分為同步時(shí)序邏輯電路和異步時(shí)序邏輯電路。在同步時(shí)序邏輯電路中，所有的觸發(fā)器同時(shí)連在一個(gè)時(shí)鐘控制脈沖CP上，所有具備發(fā)生翻轉(zhuǎn)條件的觸發(fā)器在同一個(gè)時(shí)鐘脈沖控制下同時(shí)翻轉(zhuǎn)。在異步時(shí)序邏輯電路中，只有部分觸發(fā)器與時(shí)鐘脈沖CP相連接，其余觸發(fā)器的時(shí)鐘由電路內(nèi)部控制，具備翻轉(zhuǎn)條件的觸發(fā)器在時(shí)鐘脈沖CP控制下，其狀態(tài)翻轉(zhuǎn)有先后之分。本章后面所講到的計(jì)數(shù)脈沖、移位脈沖實(shí)際上就是時(shí)鐘脈沖CP。時(shí)序邏輯電路在數(shù)字電路中占有十分重要的地位，本章主要是對(duì)時(shí)序邏輯電路的邏輯功能及其描述方法、電路結(jié)構(gòu)、分析方法及其設(shè)計(jì)方法作了簡(jiǎn)單的介紹，最后通過(guò)介紹幾種典型的時(shí)序邏輯電路，即計(jì)數(shù)器、寄存器、移位寄存器、順序脈沖發(fā)生器等，總結(jié)了時(shí)序邏輯電路在未來(lái)的應(yīng)用方向。教學(xué)內(nèi)容:(1)同步時(shí)序邏輯電路的分析方法。(2)寄存器、計(jì)數(shù)器。(3)同步時(shí)序邏輯電路的設(shè)計(jì)方法。學(xué)習(xí)目標(biāo):(1)掌握同步時(shí)序邏輯電路的分析方法。(2)掌握二進(jìn)制計(jì)數(shù)器和十進(jìn)制計(jì)數(shù)器的工作原理及常用集成計(jì)數(shù)器的邏輯功能與使用方法。(3)理解寄存器和移位寄存器的邏輯功能與使用方法，了解利用移位寄存器組成順序脈沖電路的方法。(4)借助集成電路手冊(cè)，能正確使用集成計(jì)數(shù)器和移位寄存器，完成中等時(shí)序邏輯電路的設(shè)計(jì)、組裝和調(diào)試。

第一節(jié)同步時(shí)序邏輯電路的分析方法時(shí)序邏輯電路根據(jù)時(shí)鐘不同可分為同步時(shí)序邏輯電路和異步時(shí)序邏輯電路。(1)同步時(shí)序邏輯電路:各個(gè)觸發(fā)器的時(shí)鐘脈沖相同，即電路中有一個(gè)統(tǒng)一的時(shí)鐘脈沖，每來(lái)一個(gè)時(shí)鐘脈沖，電路的狀態(tài)只改變一次。(2)異步時(shí)序邏輯電路:各個(gè)觸發(fā)器的時(shí)鐘脈沖不同，即電路中沒(méi)有統(tǒng)一的時(shí)鐘脈沖來(lái)控制電路狀態(tài)的變化，電路狀態(tài)改變時(shí)，電路中要更新?tīng)顟B(tài)的觸發(fā)器的翻轉(zhuǎn)有先有后，是異步進(jìn)行的。由于同步時(shí)序邏輯電路的觸發(fā)器同時(shí)動(dòng)作，所以同步時(shí)序邏輯電路的速度比異步時(shí)序邏輯電路快，其應(yīng)用也比異步時(shí)序邏輯電路更加廣泛。1.基本分析方法數(shù)字電路的分析方法和設(shè)計(jì)方法是數(shù)字電路這門課程的主要學(xué)習(xí)內(nèi)容。在組合邏輯電路中我們已經(jīng)學(xué)習(xí)了組合邏輯電路的分析方法和設(shè)計(jì)方法，同樣的在時(shí)序電路中，也要學(xué)習(xí)時(shí)序邏輯電路的分析方法和設(shè)計(jì)方法。其中，時(shí)序邏輯電路的分析方法是主要學(xué)習(xí)內(nèi)容，時(shí)序邏輯電路的設(shè)計(jì)方法只做簡(jiǎn)單了解。分析同步時(shí)序邏輯電路，就是在給定的同步時(shí)序邏輯電路基礎(chǔ)之上找到它的邏輯功能。具體方法就是通過(guò)分析同步時(shí)序邏輯電路，找到在輸入變量和時(shí)鐘信號(hào)作用下同步時(shí)序邏輯電路現(xiàn)態(tài)和次態(tài)之間的變化規(guī)律。分析同步時(shí)序電路的步驟如下:(1)列寫(xiě)時(shí)鐘方程。時(shí)鐘方程即電路中各個(gè)觸發(fā)器的時(shí)鐘脈沖方程。對(duì)于同步時(shí)序邏輯電路而言，電路中所有的時(shí)鐘都是連接在一起的，因此比較簡(jiǎn)單。(2)列寫(xiě)驅(qū)動(dòng)方程。從給定的同步時(shí)序邏輯電路圖中找出每個(gè)觸發(fā)器的輸入方程即驅(qū)動(dòng)方程，也是每個(gè)觸發(fā)器輸入端的邏輯表達(dá)式。(3)列寫(xiě)狀態(tài)方程。將得到的驅(qū)動(dòng)方程帶入每個(gè)觸發(fā)器的特性方程之中，可得到每個(gè)觸發(fā)器的狀態(tài)方程。這些狀態(tài)方程就組成了整個(gè)同步時(shí)序邏輯電路的狀態(tài)方程組。(4)列寫(xiě)輸出方程。根據(jù)同步時(shí)序邏輯電路寫(xiě)出電路的輸出方程。(5)列出狀態(tài)表。根據(jù)整個(gè)電路的狀態(tài)方程組、輸入方程、輸出方程列出各觸發(fā)器時(shí)鐘、現(xiàn)態(tài)、次態(tài)、輸入、輸出的功能真值表。(6)繪出狀態(tài)轉(zhuǎn)換圖。根據(jù)狀態(tài)表，可畫(huà)出狀態(tài)轉(zhuǎn)換圖和時(shí)序波形圖。(7)判斷邏輯功能。根據(jù)狀態(tài)轉(zhuǎn)換圖，判斷邏輯功能。(8)自啟動(dòng)判斷。根據(jù)狀態(tài)轉(zhuǎn)換圖，判斷電路能否自啟動(dòng)。將以上步驟總結(jié)，如圖8.1所示。

第二節(jié)寄存器在數(shù)字電路中，用來(lái)存放二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器。寄存器是由具有存儲(chǔ)功能的觸發(fā)器組合起來(lái)構(gòu)成的。一個(gè)觸發(fā)器可以存儲(chǔ)1位二進(jìn)制代碼;存放n位二進(jìn)制代碼的寄存器，需用n個(gè)觸發(fā)器來(lái)構(gòu)成。按照功能的不同，可將寄存器分為基本寄存器和移位寄存器兩大類?；炯拇嫫髦荒懿⑿兴腿霐?shù)據(jù)，需要時(shí)也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。寄存器與存儲(chǔ)器的區(qū)別:(1)寄存器一般只用來(lái)暫存中間運(yùn)算結(jié)果，存儲(chǔ)時(shí)間短，存儲(chǔ)容量小，一般只有幾位。(2)存儲(chǔ)器一般用于存儲(chǔ)運(yùn)算結(jié)果，存儲(chǔ)時(shí)間長(zhǎng)，容量大。寄存器分為數(shù)據(jù)寄存器和移位寄存器，其區(qū)別在于有無(wú)移位的功能。2.1數(shù)據(jù)寄存器在數(shù)字系統(tǒng)中，用來(lái)暫存數(shù)碼的數(shù)字部件稱為數(shù)碼寄存器。這種寄存器只有寄存數(shù)碼和清除原有數(shù)碼的功能。圖8.11是由D觸發(fā)器(上升沿觸發(fā))組成的4位數(shù)碼寄存器74LS175的邏輯圖。從圖8.13可以看出，無(wú)論寄存器中原來(lái)的內(nèi)容是什么，只要送數(shù)控制時(shí)鐘脈沖CP上升沿到來(lái)，加在并行數(shù)據(jù)輸入端的數(shù)據(jù)D0~D3就立即被送入寄存器中;當(dāng)時(shí)鐘脈沖CP消失后，寄存器就保持D3D2D1D0的狀態(tài)不變。其功能表可總結(jié)為表8.5。74LS175的功能如下:1)異步清零在RD加負(fù)脈沖，觸發(fā)器全部清零。完成清零后，為了不影響數(shù)據(jù)的寄存，RD端應(yīng)接高電平。2)并行輸入RD=1時(shí)，所要存入的數(shù)據(jù)D依次輸入，在CP脈沖上升沿的作用下，數(shù)據(jù)完成并行輸入。3)記憶功能RD=1，CP無(wú)上升沿時(shí)(通常接入低電平)，各觸發(fā)器保持不變，處于記憶保持狀態(tài)。4)并行輸出此功能使觸發(fā)器可以同時(shí)輸出已經(jīng)存入的數(shù)據(jù)及其反碼。2.2移位寄存器移位寄存器不僅有存放數(shù)碼的功能，而且有移位的功能。所謂移位，是指每當(dāng)一個(gè)正脈沖(時(shí)鐘脈沖)到來(lái)時(shí)，觸發(fā)器的狀態(tài)便向右或向左移一位，也就是指寄存的數(shù)碼可以在移位脈沖的控制下依次進(jìn)行移位。所以，移位寄存器不僅可以存儲(chǔ)數(shù)據(jù)代碼，同時(shí)還可以用來(lái)實(shí)現(xiàn)數(shù)據(jù)的串行與并行的轉(zhuǎn)換，如圖8.12所示。2.3集成寄存器芯片集成寄存器又稱為鎖存器，通常用來(lái)存儲(chǔ)中間結(jié)果，如儀器設(shè)備中的數(shù)據(jù)存儲(chǔ)等。下面介紹常用的三種寄存器芯片。1.74LS373圖8.13所示為8位鎖存器74LS373的邏輯圖。8個(gè)D觸發(fā)器組成寄存器單元;具有三態(tài)輸出。G1為輸出控制門；G2為鎖存允許控制門；1D~8D是數(shù)據(jù)輸入端；1Q~8Q是數(shù)據(jù)輸出端。其工作過(guò)程為:先將要鎖存的數(shù)據(jù)輸入到各D端，在CP=1時(shí)，D端數(shù)據(jù)就會(huì)被存入各個(gè)觸發(fā)器中;在CP=0時(shí)，數(shù)據(jù)就被鎖存在各個(gè)觸發(fā)器中。如需將被鎖存的數(shù)據(jù)輸出，只要EN=0，數(shù)據(jù)將通過(guò)三態(tài)門輸出;在EN=1時(shí)，三態(tài)門處于高阻態(tài)?？偨Y(jié)其功能，如表8.7所示。2.74LS164移位寄存器圖8.14所示為74LS164的邏輯圖。8個(gè)D觸發(fā)器是8位移位寄存器的存儲(chǔ)單元;Q1~Q7是8位并行輸出端;G1是清零控制;G2是脈沖控制;G3是串行數(shù)據(jù)輸入端。其工作過(guò)程總結(jié)為:(1)清零。當(dāng)CR=0時(shí)，Q1~Q7都為零。清零后只有在CR=1時(shí)，寄存器才能正常工作。(2)寄存和移位。DSA和DSB是兩個(gè)數(shù)據(jù)輸入端，它們是與非的關(guān)系，在時(shí)鐘CP上升沿時(shí)將數(shù)據(jù)存入FF0，F(xiàn)F0中的數(shù)據(jù)存入FF1，F(xiàn)F1中的數(shù)據(jù)存入FF2，依次類推，實(shí)現(xiàn)移位寄存。3.74LS194雙向移位寄存器1)結(jié)構(gòu)及功能移位寄存器按移位的方式可分為左移﹑右移和雙向移位寄存器。74LS194為4位雙向移位寄存器，它具有左移﹑右移﹑并行輸入數(shù)據(jù)﹑保持及清除等五種功能，其邏輯電路如圖8.15所示。其中，RD為異步清零端，S0和S1的組合控制芯片的功能控制端，DIL和DIR分別為左、右移動(dòng)串行輸入端，D0~D3是4位并行輸入端，Q0~Q3是4位并行輸出端。74LS194的功能表如表8.8所示。74LS194的邏輯符號(hào)如圖8.16所示，其并行數(shù)碼輸出端從高位到低位依次為Q3~Q0。2)74LS194的拓展兩片74LS194可以拓展為8位移位寄存器，其邏輯圖如圖8.17所示。

第三節(jié)計(jì)數(shù)器

在數(shù)字電路中，能夠記憶輸入脈沖個(gè)數(shù)的電路稱為計(jì)數(shù)器。根據(jù)其變化的特點(diǎn)不同可以將計(jì)數(shù)器電路進(jìn)行以下分類:(1)按照時(shí)鐘脈沖信號(hào)CP的特點(diǎn)分為同步計(jì)數(shù)器和異步計(jì)數(shù)器。其中，同步計(jì)數(shù)器中所有的觸發(fā)器受同一個(gè)時(shí)鐘脈沖控制，并在同一時(shí)刻進(jìn)行翻轉(zhuǎn)，通常情況下其所有的時(shí)鐘輸入全部連在一起;異步計(jì)數(shù)器中所有的觸發(fā)器的時(shí)鐘輸入脈沖CP沒(méi)有連接在一起，各個(gè)觸發(fā)器不在同一時(shí)刻翻轉(zhuǎn)。一般情況下，同步計(jì)數(shù)器的速度要高于異步計(jì)數(shù)器。(2)按照計(jì)數(shù)器的數(shù)碼升降變化可以分為加法計(jì)數(shù)器和減法計(jì)數(shù)器。也有既可實(shí)現(xiàn)加法也可實(shí)現(xiàn)減法的計(jì)數(shù)器，這類計(jì)數(shù)器稱為可逆計(jì)數(shù)器。(3)按照輸出的編碼形式可分為二進(jìn)制計(jì)數(shù)器、二—十進(jìn)制計(jì)數(shù)器、循環(huán)碼計(jì)數(shù)器等。(4)按照計(jì)數(shù)器的模數(shù)或容量分為十進(jìn)制計(jì)數(shù)器(其模為10)、十六進(jìn)制計(jì)數(shù)器(其模為16)、六十進(jìn)制計(jì)數(shù)器(其模為60)、N進(jìn)制計(jì)數(shù)器(其模為N)。計(jì)數(shù)器不僅可以用來(lái)計(jì)數(shù)，還可用來(lái)分頻、定時(shí)，是時(shí)序邏輯電路中應(yīng)用最廣泛的一種。3.1由觸發(fā)器組成的計(jì)數(shù)器1.同步計(jì)數(shù)器1)同步加法計(jì)數(shù)器圖8.18所示為4位同步加法計(jì)數(shù)器邏輯電路。整個(gè)電路由4個(gè)JK觸發(fā)器組成，將其中的J、K輸入端連接在一起構(gòu)成了T觸發(fā)器，CP為時(shí)鐘脈沖輸入端，Q0~Q3是計(jì)數(shù)狀態(tài)輸出端，Co為進(jìn)位輸出端。根據(jù)電路中各個(gè)觸發(fā)器的輸入端連接情況可以寫(xiě)出JK觸發(fā)器的驅(qū)動(dòng)方程:可得電路的狀態(tài)轉(zhuǎn)換方程為輸出端的表達(dá)式為寫(xiě)出狀態(tài)轉(zhuǎn)換表，如表8.10所示。假設(shè)初始狀態(tài)觸發(fā)器的輸出全部為0，表中給出了在計(jì)數(shù)脈沖的作用下，邏輯電路的現(xiàn)態(tài)和次態(tài)之間的轉(zhuǎn)換關(guān)系和進(jìn)位輸出端的值。從表8.10中可以得出:觸發(fā)器的輸出端Q0~Q3的邏輯值按照二進(jìn)制編碼方式循環(huán)，共有16個(gè)狀態(tài)，其循環(huán)方向?qū)儆谙陆档臏p法計(jì)數(shù)器，進(jìn)位輸出端Bo在Qn3Qn2Qn1Qn0=0000時(shí)才為1，其余時(shí)刻為0。2.異步計(jì)數(shù)器1)異步加法計(jì)數(shù)器異步加法計(jì)數(shù)器如圖8.22所示，共由4個(gè)下降沿JK觸發(fā)器作為存儲(chǔ)單元構(gòu)成。從圖中可以發(fā)現(xiàn)，每個(gè)觸發(fā)器都由J=K=1的連接方式組成了T觸發(fā)器，每一個(gè)時(shí)鐘脈沖CP的下降沿來(lái)臨時(shí)，觸發(fā)器就翻轉(zhuǎn)一次，低位觸發(fā)器的輸出作為高位觸發(fā)器的CP脈沖，這種連接方式稱為異步工作方式。各觸發(fā)器的清零端統(tǒng)一受到清零信號(hào)的控制。當(dāng)觸發(fā)器被清零后，由于CP脈沖作用于第一個(gè)觸發(fā)器FF0的CP端，所以第一個(gè)觸發(fā)器FF0的輸出是見(jiàn)到CP脈沖下降沿就翻轉(zhuǎn)一次，由此可得Q0的電壓波形;然后Q0的波形又作為FF1的時(shí)鐘脈沖，F(xiàn)F1的輸出是見(jiàn)到Q0的下降沿就翻轉(zhuǎn)一次，由此可得Q1的電壓波形;然后Q1的波形又作為FF2的時(shí)鐘脈沖，F(xiàn)F2的輸出是見(jiàn)到Q1的下降沿就翻轉(zhuǎn)一次，由此可得Q2的電壓波形;然后Q2的波形又作為FF3的時(shí)鐘脈沖，F(xiàn)F3的輸出是見(jiàn)到Q2的下降沿就翻轉(zhuǎn)一次，由此可得Q3的電壓波形。由此可得此4位異步二進(jìn)制加法計(jì)數(shù)器的工作波形如圖8.23所示，每個(gè)觸發(fā)器都是每輸入兩個(gè)脈沖輸出一個(gè)脈沖，滿足“逢二進(jìn)一”，符合加法計(jì)數(shù)器的規(guī)律。2)異步減法計(jì)數(shù)器4位異步減法計(jì)數(shù)器如圖8.24所示，與圖8.22相比，只是改成了用Q作為下一級(jí)觸發(fā)器的CP脈沖。其工作波形圖如圖8.25所示，在清零后的第一個(gè)CP脈沖作用后，各觸發(fā)器被翻轉(zhuǎn)為1111，這是一個(gè)置位動(dòng)作，以后每來(lái)一個(gè)CP脈沖，計(jì)數(shù)器就減1，直到0000為止，符合減法計(jì)數(shù)器的規(guī)律。3.2集成計(jì)數(shù)器及芯片前面介紹的是由基本觸發(fā)器組成的計(jì)數(shù)器，屬于小規(guī)模集成器件的應(yīng)用，功能有限。實(shí)際應(yīng)用中往往需要的功能較強(qiáng)，集成計(jì)數(shù)器就是屬于功能比較完善的中等規(guī)模器件。下面介紹常用的集成計(jì)數(shù)器芯片。集成計(jì)數(shù)器按時(shí)鐘工作方式分為同步和異步兩種。同步計(jì)數(shù)器由于各觸發(fā)器在同一個(gè)時(shí)鐘CP脈沖作用下同時(shí)翻轉(zhuǎn)，需要很多門來(lái)控制，所以同步計(jì)數(shù)器的電路復(fù)雜，但是速度快，多用于計(jì)算機(jī)中;而異步計(jì)數(shù)器電路簡(jiǎn)單，但計(jì)數(shù)速度慢，多用于儀器、儀表中。1.集成同步計(jì)數(shù)器1)集成同步計(jì)數(shù)器芯片74LS161以同步計(jì)數(shù)器74LS161為例，其內(nèi)部邏輯電路圖如圖8.26所示。其中，RD為異步清零端(或復(fù)位端)，低電平有效;LD為預(yù)置數(shù)控制端，低電平有效，置數(shù)是在同步時(shí)鐘脈沖信號(hào)作用下同步完成的;D0~D3為預(yù)置數(shù)輸入端，Q0~Q3為計(jì)數(shù)輸出端，當(dāng)RD=1、LD=0時(shí)，在時(shí)鐘信號(hào)上升沿作用下，預(yù)置數(shù)D0~D3被對(duì)應(yīng)地輸送到Q0~Q3保存下來(lái);C為進(jìn)位輸出端;EP、ET為計(jì)數(shù)器功能控制端。74LS161的具體功能如表8.11所示，其中假設(shè)預(yù)置數(shù)輸入端D0~D3存入的數(shù)據(jù)為d0~d3。從表8.11中可以看出，EP、ET的低電平都可以讓輸出端的值保持不變，只有ET的作用可以讓進(jìn)位輸出端C復(fù)位。74LS161的計(jì)數(shù)循環(huán)是0000~1111，按照二進(jìn)制計(jì)數(shù)，其狀態(tài)轉(zhuǎn)換表與表8.9相同，狀態(tài)轉(zhuǎn)換圖與圖8.19相同。74LS161的邏輯符號(hào)一般用框圖來(lái)簡(jiǎn)化表示，如圖8.27(a)所示。圖8.27(b)是其集成芯片管腳陣列圖，從中可以看出，16腳是直流供電引腳，8腳是接地引腳，1腳是異步清零引腳，2腳是時(shí)鐘脈沖引腳，3~6腳是D0~D3預(yù)置數(shù)輸入引腳，7、10引腳是芯片功能控制端引腳，9腳是預(yù)置數(shù)控制端引腳，14~11引腳是數(shù)據(jù)輸出端Q0~Q3引腳，15是進(jìn)位輸出端引腳。2)集成同步計(jì)數(shù)器芯片74LS160人們最習(xí)慣的是十進(jìn)制，所以在應(yīng)用中常使用十進(jìn)制計(jì)數(shù)器。使用較多的十進(jìn)制計(jì)數(shù)器是按照8421BCD碼進(jìn)行計(jì)數(shù)的電路，計(jì)數(shù)器由“0000”狀態(tài)開(kāi)始計(jì)數(shù)，每10個(gè)脈沖一個(gè)循環(huán)，也就是第10個(gè)脈沖到來(lái)時(shí)，由“1001”變?yōu)椤?000”，就實(shí)現(xiàn)了“逢十進(jìn)一”，同時(shí)產(chǎn)生一個(gè)進(jìn)位信號(hào)。74LS160是集成同步十進(jìn)制計(jì)數(shù)器，它是按8421BCD碼進(jìn)行加法計(jì)數(shù)的。4LS160的引腳圖、邏輯功能與74LS161相同，見(jiàn)圖8.27(a)、(b)，只是計(jì)數(shù)狀態(tài)是按照十進(jìn)制加法規(guī)律來(lái)進(jìn)行的，其邏輯功能表和內(nèi)部邏輯圖分別如表8.12和圖8.28所示。2.集成異步計(jì)數(shù)器1)集成異步計(jì)數(shù)器74HC393集成異步計(jì)數(shù)器74HC393是個(gè)雙4位異步計(jì)數(shù)器，其引腳圖如圖8.29所示，每個(gè)管腳前的1和2分別指的是雙4位異步計(jì)數(shù)器之中的第一和第二個(gè)計(jì)數(shù)器。此計(jì)數(shù)器的工作原理如下:(1)清零。使CR=1(高電平)，則各觸發(fā)器置零，使得Q3~Q0輸出為0000。完成清零后應(yīng)使CR=0，觸發(fā)器才能正常計(jì)數(shù)。(2)計(jì)數(shù)。輸出端Q3~Q0的邏輯值按照二進(jìn)制編碼方式循環(huán)，共有16個(gè)狀態(tài)，其循環(huán)方向?yàn)?000~1111，屬于上升的加法計(jì)數(shù)器，如圖8.30所示。74HC393的功能表見(jiàn)表8.13。2)集成異步計(jì)數(shù)器74LS290集成異步計(jì)數(shù)器74LS290是異步二—五—十進(jìn)制計(jì)數(shù)器，其邏輯圖如圖8.31所示。74LS290共由4個(gè)JK觸發(fā)器構(gòu)成，CPA和CPB都是計(jì)數(shù)輸入端，R0(1)和R0(2)為置零控制端，S9(1)和S9(2)為置9控制端。其芯片管腳圖如圖8.32所示。當(dāng)信號(hào)從CPA輸入，從Q0輸出時(shí)，構(gòu)成一個(gè)二分頻電路，實(shí)現(xiàn)1位二進(jìn)制計(jì)數(shù)器;當(dāng)信號(hào)從CPB輸入，從Q3輸出時(shí)，構(gòu)成一個(gè)五分頻電路，實(shí)現(xiàn)五進(jìn)制計(jì)數(shù)器;當(dāng)信號(hào)從CPA輸入，并將CPB與Q0連接，從Q0、Q1、Q2、Q3輸出時(shí)，就構(gòu)成一個(gè)8421BCD碼的十進(jìn)制計(jì)數(shù)器，故集成異步計(jì)數(shù)器74LS290也稱為異步二—五—十進(jìn)制計(jì)數(shù)器，其功能見(jiàn)表8.14。此計(jì)數(shù)器的工作原理如下:(1)異步清零。當(dāng)S9(1)·S9(2)=0，并且R0(1)=R0(2)=1時(shí)，計(jì)數(shù)器異步清零。(2)異步置9。當(dāng)S9(1)=S9(2)=1時(shí)，計(jì)數(shù)器置9，此時(shí)Q3Q2Q1Q0=1001，此項(xiàng)功能是不需要CP配合的異步操作。(3)計(jì)數(shù)。當(dāng)S9(1)·S9(2)=1和R0(1)·R0(2)=0同時(shí)滿足時(shí)，在CP下降沿可以進(jìn)行計(jì)數(shù)。若從CPA輸入脈沖，則Q0端可以實(shí)現(xiàn)二進(jìn)制計(jì)數(shù);若在CPB端輸入脈沖，則Q3Q2Q1從000到100計(jì)數(shù)，構(gòu)成五進(jìn)制計(jì)數(shù)器;若將CPB與Q0連接，從CPA輸入脈沖，則Q3Q2Q1Q0從0000到1001計(jì)數(shù)，從而實(shí)現(xiàn)8421BCD十進(jìn)制計(jì)數(shù)功能。3.3任意進(jìn)制計(jì)數(shù)器通常的集成計(jì)數(shù)器只有二進(jìn)制和十進(jìn)制計(jì)數(shù)器兩大系列，實(shí)際工作中往往要用到其他各類進(jìn)制的計(jì)數(shù)器，如七進(jìn)制、十二進(jìn)制、六十進(jìn)制和一百進(jìn)制等。一般將二進(jìn)制和十進(jìn)制以外的進(jìn)制稱為任意進(jìn)制。實(shí)現(xiàn)任意進(jìn)制的一般做法是將二進(jìn)制或十進(jìn)制的計(jì)數(shù)器改成任意進(jìn)制計(jì)數(shù)器，采用的方法是反饋歸零或反饋置數(shù)法。若要實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)器，首先要選擇二進(jìn)制或十進(jìn)制集成芯片。假設(shè)已選N進(jìn)制計(jì)數(shù)器，而需要得到的是M進(jìn)制計(jì)數(shù)器。此時(shí)，就有M<N或M>N兩種可能的情況，下面就這兩種情況進(jìn)行