系統(tǒng)快速上下電如何實(shí)現(xiàn)

前言電路設(shè)計(jì)中，滿足MCU的上電時序，是系統(tǒng)設(shè)計(jì)最基本最重要的要求之一，因此設(shè)計(jì)中我們會格外關(guān)注系統(tǒng)電源的上下電時間，如果上下電時間過長，可能會導(dǎo)致MCU啟動失敗或系統(tǒng)運(yùn)行邏輯混亂，因此縮短MCU電源的上電和放電時間就顯得尤為重要。如何加快系統(tǒng)上電時間？以LDO或Buck類電源為例，之前項(xiàng)目中遇到一個問題，因?yàn)槭鼓芤_EN輸入電壓范圍跟輸入引腳VIN一樣，因此設(shè)計(jì)時直接將使能引腳接電源，后面板子回來做硬件測試時發(fā)現(xiàn)電源上電期間有抖動現(xiàn)象，且上電時間比較長。后來通過分壓電阻將使能引腳用起來，上電抖動消失，并且上電時間明顯減小。那么，為什么會有這種情況？原因：使能引腳通過外部上拉來默認(rèn)使能，會過早地讓電源芯片達(dá)到使能閾值，輸出就會跟隨輸入，即輸入有多慢輸出就有多慢，且上電時輸入端的抖動也會傳送給輸出，并且這種接法在輸入電壓不高的情況下打開芯片可能會導(dǎo)致芯片輸出又跌落的情況發(fā)生。如下圖1所示為設(shè)置EN直接上拉和采用分壓電路時的輸出曲線示意圖。圖1EN上拉至輸入和采用分壓電路時的輸出曲線曲線①，使能上拉至輸入，此時輸出上升時間長且會受到輸入波動的影響；曲線②，合理采用分壓電阻，當(dāng)VIN上升到70%~80%的時候，再使EN的電壓到達(dá)使能閾值，此時輸出上升邊沿陡峭，輸出平穩(wěn)，摒除了輸入電源的不穩(wěn)定階段，減小了輸入電壓波動的影響。同時預(yù)留了20%~30%的余量，避免電源波動導(dǎo)致輸出關(guān)閉。此時的上電對于MCU來說才是干凈利落的！如何快速使系統(tǒng)下電？系統(tǒng)快速下電的必要性：系統(tǒng)在做快速上下電測試時，經(jīng)常會遇到由于下電緩慢，導(dǎo)致系統(tǒng)下電不完全導(dǎo)致的重新開機(jī)邏輯混亂問題。如下圖2所示：圖2掉電緩慢示意圖如上圖2所示，當(dāng)電源掉電，負(fù)載不能及時泄放能量時，就會出現(xiàn)MCU等數(shù)字器件掉電緩慢的情況。若此時重新上電，由于芯片內(nèi)部無法及時“歸零”，對MCU等數(shù)字器件來說，這是一種不確定的狀態(tài)，此時再對系統(tǒng)進(jìn)行重新上電的操作，就容易造成MCU邏輯混亂，系統(tǒng)不能啟動的情況。因此電源關(guān)閉后使MCU的電源快速下降至近0V，使系統(tǒng)在短時間內(nèi)到達(dá)一種確定的狀態(tài)，也是快速重新上電時系統(tǒng)能正常啟動的關(guān)鍵因素。哪些方法：以LDO為例，有的LDO芯片內(nèi)部是帶有快速泄放電路的，如下圖3規(guī)格書中描述。這是一款帶有快速放電功能的電源芯片。其內(nèi)部功能框圖如下圖4所示，基本原理是使能引腳EN拉低后，通過反相器變?yōu)楦唠娖降竭_(dá)內(nèi)部NMOS，此時NMOS的Vgs>0，因此導(dǎo)通將輸出VOUT拉低到GND泄放能量。圖3圖4搭建分立電路做快速泄放電路，很多人分享過，這里大概講下原理，電路原理圖如下圖5所示。開關(guān)SW閉合時：5V電源通過二極管D1成為電壓4.7V-Out。因?yàn)槎O管D1是一個肖特基二極管，其正向壓降比較小，約為0.3V。此時三極管Q1的b極電壓為5V，e極電壓為4.7V，Q1不導(dǎo)通開關(guān)SW斷開時：三極管Q1的e極電壓從4.7V開始下降，b極電壓從4V開始下降，Vbe=-0.7V，將Q1打開，大電容C1的電壓4.7V-Out通過三極管Q1、電阻R2快速泄放到地。圖5