第1章 EDA技術概述

EDA技術與應用計算機與信息學院劉海韻haiyun_liu@勤學樓4121課程簡介課程性質：通信工程專業(yè)選修課課時：32學時教材：EDA技術實用教程---VerilogHDL版（第

五版）

科學出版社考核方式：

以考試成績（閉卷）為主，作業(yè)占最終考核成績一定比例

EDA技術與應用教學目的了解一類器件；掌握一門設計語言；熟悉一種設計工具；

EDA技術與應用

EDA技術與應用第1章EDA技術概述

EDA技術與應用§1.1

EDA技術及其發(fā)展什么是EDA?廣義是指以計算機和微電子技術為先導，匯集了計算機圖形學、數(shù)據庫管理、圖論和拓撲邏輯、編譯原理、微電子工藝和計算數(shù)學等多種計算機應用學科最新成果的先進技術。EDA(ElectronicDesignAutomation，電子設計自動化)

就是以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以PLD器件或者ASIC專用集成電路為目標器件設計實現(xiàn)電路系統(tǒng)的一種技術。

EDA技術與應用§1.1

EDA技術及其發(fā)展什么是EDA?EDA技術在EDA工具軟件平臺上，對以硬件描述語言HDL（HardwareDescriptionLanguage）為系統(tǒng)邏輯描述手段完成的設計文件，自動地完成邏輯化簡、邏輯分割、邏輯綜合、結構綜合（布局布線），以及邏輯優(yōu)化和仿真測試等功能，直至實現(xiàn)既定性能的電子線路系統(tǒng)功能。EDA技術使得設計者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語言HDL和EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。

EDA技術與應用§1.1

EDA技術及其發(fā)展什么是EDA?在硬件方面融合了大規(guī)模集成電路制造技術、IC版圖設計技術、ASIC測試和封裝技術、FPGA和CPLD編程下載技術、自動測試技術等；在計算機輔助工程方面融合了計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）、計算機輔助工程（CAE）技術以及多種計算機語言的設計概念；在現(xiàn)代電子學方面融合了電子線路設計理論、數(shù)字信號處理技術、嵌入式系統(tǒng)和計算機設計技術、數(shù)字系統(tǒng)建模和優(yōu)化技術及微波技術等。

EDA技術與應用EDA技術的發(fā)展階段EDA技術雛形20世紀70年代，在集成電路制作方面，雙極工藝、MOS工藝已得到廣泛的應用。可編程邏輯技術及其器件已經問世，計算機作為一種運算工具已在科研領域得到廣泛應用。而在后期，CAD概念已見雛形。這一階段，人們開始利用計算機取代手工勞動，輔助進行集成電路板圖編輯、PCB布局布線等工作。

EDA技術與應用EDA技術的發(fā)展階段EDA技術基礎形成20世紀80年代，集成電路設計進入了CMOS（互補場效應管）時代，復雜可編程邏輯器件已進入商業(yè)應用，相應的輔助設計軟件也已投入使用。而在80年代末，出現(xiàn)了FPGA（現(xiàn)場可編程門陣列），使得CAE和CAD技術的應用更為廣泛，它們在PCB設計方面的原理圖輸入、自動布局布線及PCB分析，以及邏輯設計、邏輯仿真、邏輯函數(shù)化簡等方面擔任了重要的角色，特別是各種硬件描述語言的出現(xiàn)及其在應用和標準化方面的重大進步，為電子設計自動化必須解決的電路建模、標準文檔及仿真測試奠定了堅實的基礎。

EDA技術與應用EDA技術的發(fā)展階段EDA技術成熟和實用

20世紀90年代，硬件描述語言的標準化得到進一步確立，CAE和CAD在電子技術領域應用更加廣泛。電子技術在通信、計算機及家電產品生產中的市場需求和技術需求，極大地推動了EDA技術的應用和發(fā)展。集成電路設計工藝步入了超深亞微米階段，近千萬門的大規(guī)模可編程邏輯器件的陸續(xù)面世，以及基于計算機技術的面向用戶的低成本大規(guī)模ASIC設計技術，促進了EDA技術的形成和發(fā)展。各EDA公司推出兼容各種硬件實現(xiàn)方案和支持標準硬件描述語言的EDA工具軟件，將EDA技術推向了成熟。

EDA技術與應用EDA技術的發(fā)展階段21世紀后使電子設計成果以自主知識產權(IP)的方式得以明確表達和確認成為可能。在仿真驗證和設計兩方面都支持標準硬件描述語言的功能強大的EDA軟件不斷推出。電子技術全方位進入EDA時代。電子領域各學科的界限更加模糊，更互為包容。更大規(guī)模的FPGA和CPLD器件的不斷推出?；贓DA工具的用于ASIC設計的標準單元已涵蓋大規(guī)模電子系統(tǒng)及復雜IP核模塊。軟硬IP核在電子行業(yè)的產業(yè)領域廣泛應用。SoC高效低成本設計技術的成熟。復雜電子系統(tǒng)的設計和驗證趨于簡單。

EDA技術與應用EDA技術的主要內容實現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷≒LD）描述方式：硬件描述語言（HDL）設計工具：開發(fā)軟件、開發(fā)系統(tǒng)硬件驗證：實驗開發(fā)系統(tǒng)

EDA技術與應用§1.2

EDA技術實現(xiàn)目標EDA技術進行電子系統(tǒng)設計的最后目標：完成專用集成電路（ASIC）或印制電路板（PCB）的設計和實現(xiàn)。

EDA技術與應用1、可編程邏輯器件主流器件：FPGA（現(xiàn)場可編程門陣列）和 CPLD（復雜可編程邏輯器件）特點：

直接面向用戶，靈活可編程，通用，

方便，快捷，成本低，維護簡單，

可靠性好。也被稱為可編程專用IC，可編程ASIC。

EDA技術與應用2、半定制或全定制ASIC不具備面向用戶的靈活可編程性。分為門陣列ASIC、標準單元ASIC和全定制ASIC門陣列ASIC：

包括預定制的相連的PMOS和 NMOS晶體管。標準單元ASIC：

使用庫中的標準單元設計的基于

單元的集成電路。全定制芯片：

針對特定工藝建立的設計規(guī)則下，

設計者對電路設計有完全的控制權。也被稱為掩膜ASIC，或直接稱ASIC。

EDA技術與應用3、混合ASIC既具有面向用戶的FPGA可編程功能和邏輯資源。也含有可方便調用和配置的硬件標準單元模塊。

EDA技術與應用§1.3硬件描述語言VerilogHDLHDLVHDLVerilogHDLSystemVerilogSystemC在EDA設計中使用最多，也得到幾乎所有的主流EDA工具的支持還處于完善過程中，主要加強了系統(tǒng)驗證方面的功能。

EDA技術與應用VerilogHDL部分語法參照C語言的語法。具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述。支持各種模式的設計方法：自頂向下、自底向上或混合方法。設計邏輯功能時，設計者可專心于功能的實現(xiàn)，不需要對不影響功能的與工藝有關的因素花費過多的時間和精力。可從電路物理級、晶體管級、寄存器傳輸級、行為級等多個層次進行仿真驗證。

EDA技術與應用§1.4其他常用HDLVHDL全稱VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage與Verilog相比的優(yōu)勢：語法比Verilog嚴謹。有很好的行為級描述能力和一定的系統(tǒng)級描述能力。與Verilog相比的不足：代碼較冗長。VHDL對數(shù)據類型匹配要求過嚴，不易入門。對版圖級、管子級這些較為底層的描述級別，幾乎不支持。無法直接用于集成電路底層建模。

EDA技術與應用§1.4其他常用HDLSystemVerilog主要定位于集成電路的實現(xiàn)和驗證流程并為系統(tǒng)級設計提供強大鏈接能力。SystemC主要用于ESL（電子系統(tǒng)級）建模與驗證。是一種系統(tǒng)級建模語言。

EDA技術與應用§1.5HDL綜合綜合：將行為和功能層次表達的電子系統(tǒng)轉換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。自上而下的設計過程中每一步都可稱為一個綜合環(huán)節(jié)：（1）自然語言綜合：從自然語言轉換到VerilogHDL語言算法表述。（2）行為綜合：從算法表述轉換到寄存器傳輸級（RTL，RegisterTransportLevel）表述，即從行為域到結構域的綜合。（3）邏輯綜合：從RTL級表述轉換到邏輯門的表述。（4）版圖綜合或結構綜合：從邏輯門表述轉換到版圖級表述（ASIC設計），或轉換到FPGA的配置網表文件。

EDA技術與應用編譯器

將軟件程序翻譯成基于某種特定CPU的機器代碼，這種代碼僅限于這種CPU，機器代碼不代表硬件結構，更不能改變CPU結構。綜合器

轉化目標是底層電路結構網表文件，不依賴任何硬件環(huán)境，可獨立存在，能被移植到任何通用硬件環(huán)境，可改變硬件結構?？捎貌煌碾娐方Y構實現(xiàn)相同的功能。

EDA技術與應用綜合器在接收Verilog程序并準備對其綜合前，必須獲得與最終實現(xiàn)設計電路硬件特征相關的工藝庫的信息，以及獲得優(yōu)化綜合的諸多約束條件。約束條件分為三種：設計規(guī)則、時間約束、面積約束。時間約束的優(yōu)先級高于面積約束。Verilog行為描述強調的是電路的行為和功能，而不是電路如何實現(xiàn)。選擇電路的實現(xiàn)方案是綜合器的任務。綜合器選擇一種能充分滿足各項約束條件且成本最低的實現(xiàn)方案。

EDA技術與應用注意：Verilog方面的IEEE標準，主要指文檔的表述、行為建模及仿真，在實際電子線路的設計方面，Verilog并沒有得到全面的標準化支持。HDL綜合器并不能支持標準Verilog的全集（全部語句程序），只能支持子集（部分語句），并且不同的HDL綜合器所支持的Verilog子集也不完全相同。所以對于相同的Verilog源代碼，不同的HDL綜合器可能綜合出在結構和功能上并不完全相同的電路系統(tǒng)。

EDA技術與應用§1.6自頂向下的設計技術自底向上：應用于傳統(tǒng)電子設計技術。首先確定構成系統(tǒng)的最底層的電路模塊或元件的結構和功能，然后根據主系統(tǒng)的功能要求，組成更大的功能塊，逐步向上遞推，直至完成整個目標系統(tǒng)的設計。是一種低效、低可靠性、費時費力且成本高昂的設計方案。自頂向下：基于EDA技術，在設計各環(huán)節(jié)逐步求精的過程。從自然語言說明到HDL的系統(tǒng)行為描述，從系統(tǒng)的分解、RTL模型的建立、門級模型產生到最終的可以物理布線實現(xiàn)的底層電路，就是從高抽象級別到低抽象級別的整個設計周期，采用的都是自頂向下。是ASIC或FPGA開發(fā)的主要設計手段。

EDA技術與應用（1）提出設計說明書：用自然語言表達系統(tǒng)項目的功能特點和技術參數(shù)等。（2）建立HDL行為模型：將設計說明書轉化為HDL行為模型，為下一步的行為仿真做準備?？墒褂脻M足IEEE標準的Verilog/VHDL的所有語句而不必考慮可綜合性。

EDA技術與應用（3）HDL行為仿真：利用Verilog/VHDL仿真器對頂層系統(tǒng)的行為模型進行仿真測試，檢查模擬結果，進行修改和完善。這一過程和最終實現(xiàn)的硬件沒有任何關系，主要是對系統(tǒng)純功能行為進行考察。其中許多語句是用來了解系統(tǒng)各種條件下的功能特性，而不能用真實的硬件來實現(xiàn)。

EDA技術與應用（4）HDL-RTL級建模

：將Verilog/VHDL的行為模型表達為Verilog/VHDL行為代碼（HDL-RTL級模型）。Verilog/VHDL行為代碼使用可綜合語句完成的，可最終實現(xiàn)目標器件的描述。

EDA技術與應用（5）前端功能仿真

：對HDL-RTL級模型進行仿真，即功能仿真。功能仿真與硬件無關，仿真結果表達的是可綜合模型的邏輯功能。（6）邏輯綜合：使用邏輯綜合工具將Verilog/VHDL行為級描述轉化為結構化的門級電路。門級電路可由ASIC庫中的基本單元組成。

EDA技術與應用（7）測試向量生成：針對ASIC設計。對ASIC的測試向量文件是綜合器結合含有版圖硬件特性的工藝庫后產生的，用于對ASIC的功能測試。（8）功能仿真：利用測試向量對ASIC的設計系統(tǒng)和子系統(tǒng)的功能進行仿真。

EDA技術與應用（9）結構綜合：將綜合產生的邏輯連接關系網表文件，結合具體的目標硬件環(huán)境進行標準單元調用、布局、布線和滿足約束條件的結構優(yōu)化配置。

EDA技術與應用（10）門級時序仿真：使用門級仿真器或HDL仿真器進行門級時序仿真。這一步將帶有從布局布線得到的精確時序信息映射到門級電路重新仿真，以檢查電路時序，并對電路功能進行最后檢查（11）硬件測試：對最后完成的硬件系統(tǒng)進行檢查和測試。

EDA技術與應用§1.7EDA技術的優(yōu)勢用HDL對數(shù)字系統(tǒng)進行抽象的行為與功能描述以及具體的內部線路結構描述，從而可以在電子設計的各個階段和各個層次進行計算機模擬驗證，保證設計過程的正確性，大大降低設計成本，縮短設計周期。有各類庫的支持，如模擬庫，綜合庫，版圖庫、測試庫等。某些HDL也是文檔型語言，極大簡化設計文檔的管理。日益強大的邏輯設計仿真測試技術。設計者擁有完全的自主權。既可用FPGA/CPLD實現(xiàn)，也可直接以ASIC實現(xiàn)。

EDA技術與應用§1.7EDA技術的優(yōu)勢EDA技術的設計語言是標準化的，開放工具是規(guī)范化的，設計成果是通用型的，IP核具有規(guī)范的接口協(xié)議。良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。能將所有設計環(huán)節(jié)納入統(tǒng)一的自頂向下的設計方案中。EDA不但在整個設計流程上充分利用計算機的自動設計能力，而且在各個設計層次上利用計算機完成不同內容的仿真模擬，在系統(tǒng)板設計結束后仍可利用計算機對硬件系統(tǒng)進行完整的測試。

EDA技術與應用§1.8EDA設計流程

EDA技術與應用§1.8.1設計輸入（原理圖/HDL文本編輯）1、圖形輸入狀態(tài)圖輸入：根據電路的控制條件和不同的轉換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網表。波形圖輸入：將帶設計電路看成是一個黑盒子，只需告訴EDA工具黑盒子電路的輸入和輸出時序波形圖，EDA工具即能據此完成黑盒子電路的設計。原理圖輸入：在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖，原理圖由邏輯器件（符號）和連接線構成，原理圖編輯器對輸入的圖形文件排錯之后，將其編譯成適用于邏輯綜合的網表文件。

EDA技術與應用§1.8.1設計輸入（原理圖/HDL文本編輯）2、HDL文本輸入將使用了某種硬件描述語言的設計文本進行編輯輸入。純HDL輸入設計是最基本、最有效和最通用的輸入方法。

EDA技術與應用§1.8.2綜合綜合就是將電路的高級語言轉換成低級的，可與FPGA/CPLD的基本結構相映射的網表文件或程序。綜合后生成文件格式網表文件，描述電路的結構。綜合器工作前，必須給定最后實現(xiàn)的硬件結構參數(shù)，將軟件描述與給定的硬件結構用某種網表文件的方式對應起來，稱為相應的映射關系。需對綜合加以約束（設計規(guī)則，時間，面積）。

EDA技術與應用§1.8.3適配適配器（結構綜合器）將由綜合器產生的網表文件配置于指定的目標器件中，使之產生最終的下載文件。EDA軟件中的綜合器可由專業(yè)的第三方EDA公司提供，而適配器則需由FPGA/CPLD供應商提供。適配器將綜合后的網表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可利用適配所產生的仿真文件作精確的時序仿真測試，同時產生可用于編程的文件。

EDA技術與應用§1.8.4時序仿真與功能仿真仿真是讓計算機根據一定的算法和仿真庫對EDA設計進行模擬測試，以驗證設計，排除錯誤。時序仿真：接近真實器件運行特性的仿真，仿真文件中包含器件硬件特性參數(shù)，仿真精度高。仿真文件必須來自針對具體器件的綜合器與適配器。功能仿真：直接對HDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設計的要求。仿真過程可不涉及任何具體器件的硬件特性，不經歷綜合與適配階段，在設計項目編譯后即可進入門級仿真器進行模擬測試，耗時短。通常，首先進行功能仿真，確認設計文件表達的功能接近或滿足設計意圖，再進行綜合、適配和時序仿真。

EDA技術與應用§1.8.5編程下載把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD下載，以便進行硬件調試和驗證?！?.8.6硬件測試將含有載入了設計文件的FPGA或CPLD的硬件系統(tǒng)進行統(tǒng)一測試，排除錯誤，改進設計。

EDA技術與應用§1.9ASIC及其設計流程ASIC指用于某一專門用途的集成電路器件。分為數(shù)字ASIC、模擬ASIC和數(shù)模混合ASIC。

EDA技術與應用全定制法：基于晶體管級的手工設計版圖的制造方法。工作量大，周期長，易出錯。面積利用率最好，性能較好，功耗較低。半定制法：約束性設計方式，周期短，成本低，簡化設計。分為門陣列法、標準單元法和可編程邏輯器件法。§1.9.1ASIC設計簡介

EDA技術與應用預先設計和制造好各種規(guī)模的母片，內部成行成列、并等間距地排列著基本單元的陣列。除金屬連線及引線孔以外的各層版圖圖形均固定不變，只剩下一層或兩層金屬鋁連線及孔的掩膜需要根據用戶電路的不同而定制。每個基本單元是由三對或五對晶體管組成，基本單元的高度、寬度都相等，并按行排列。設計人員只需要設計到電路一級。優(yōu)點：涉及工藝少，模式規(guī)范，設計自動化程度高，設計周期短，造價低，且適合于小批量的ASIC設計。缺點：芯片利用率低，靈活性差，對設計限制過多。（1）門陣列法

EDA技術與應用必須預建完善的版圖單元庫。庫中包括以物理版圖級表達的各種電路元件和電路模塊“標準單元”，可供用戶調用以設計不同功能的芯片。設計布圖時，從單元庫中調出標準單元按行排列，行與行之間留有布線通道，同行或相鄰行的單元相連可通過單元行的上、下通道完成。隔行單元之間的垂直方向互連必須借用事先預留在標準單元內部的走線道或在兩單元間設置的走線道單元或空單元來完成連接。優(yōu)點：靈活，效率高，100%布通率，自動化，周期短，從FPGA/CPLD設計向使用標準單元法設計的ASIC設計遷移很方便。缺點：工藝更新后單元庫也要更新。（2）標準單元法

EDA技術與應用用可編程邏輯器件設計用戶定制的數(shù)字電路系統(tǒng)。芯片內的硬件資源和連線資源由廠家預先制定好，可方便地通過編程下載獲得重新配置。不必關心器件實現(xiàn)的具體工藝。優(yōu)點：效率高。缺點：性能、速度和單位成本不具備競爭性。為降低單位成本，可用可編程邏輯器件實現(xiàn)設計后，用特殊方法轉成ASIC電路。（3）可編程邏輯器件法

EDA技術與應用§1.9.2ASIC設計一般流程簡述（1）系統(tǒng)規(guī)格說明：分析并確定整個系統(tǒng)的功能、要求達到的性能、物理尺寸，確定采用何種制造工藝、設計周期和設計費用。建立系統(tǒng)的行為模型，進行可行性驗證。

EDA技術與應用§1.9.2ASIC設計一般流程簡述（2）系統(tǒng)劃分：將系統(tǒng)分割成各個功能子模塊，給出子模塊之間信號連接關系。驗證各個功能塊的行為模型，確定系統(tǒng)的關鍵時序。

EDA技術與應用§1.9.2ASIC設計一般流程簡述（3）邏輯設計與綜合：將劃分的各個子模塊用文本、原理圖等進行具體邏輯描述。對于HDL描述的設計模塊用綜合器進行綜合，獲得具體的電路網表文件，對于原理圖等描述方式描述的設計模塊經簡單編譯后得到邏輯網表文件。

EDA技術與應用§1.9.2ASIC設計一般流程簡述（4）綜合后仿真：從上一步得到的網表文件，在這一步進行仿真驗證。

EDA技術與應用§1.9.2ASIC設計一般流程簡述（5）版圖設計：將邏輯設計中的每一個邏輯元件、電阻、電容等以及它們之間的連線轉換成集成電路制造所需要的版圖信息。

EDA技術與應用§1.9.2ASIC設計一般流程簡述（6）版圖驗證：包括原理圖比對（LVS）、設計規(guī)則檢查（DRC）、電氣規(guī)則檢查（ERC）。

EDA技術與應用§1.9.2ASIC設計一般流程簡述（7）參數(shù)提取與后仿真：版圖的電路網表提?。∟E）、參數(shù)提?。≒E），把提取的參數(shù)反注至網表文件，進行最后一步仿真驗證工作。

EDA技術與應用§1.9.2ASIC設計一般流程簡述（8）制版、流片。（9）芯片測試。

EDA技術與應用§1.10常用EDA工具EDA工具大致可以分為五個模塊：設計輸入編輯器HDL綜合器仿真器適配器下載器還有一些輔助EDA工具，如物理綜合器，HDL代碼分析調試器等。

EDA技術與應用§1.10.1設計輸入編輯器可編程邏輯器件廠商提供的EDA開發(fā)工具中一般都含有設計輸入編輯器。比如，Xilinx的ISE，Altera的MAX+plusII和QuartusII。專業(yè)EDA工具供應商也提供相應的原理圖輸入工具。比如DxDesigner，Capture等。其輸出不與下一步設計工具直接相連，需通過網表文件來傳遞。EDA廠商提供的HDL編輯器。帶語法提示功能的通用文本編輯器。比如，UltraEdit，Vim，Xemacs。設計輸入文檔管理。比如HDLDesignerSeries。圖形設計與HDL文本設計相結合。比如FPGAAdvantage，ActiveState。

EDA技術與應用§1.10.2HDL綜合器比較常用、性能良好的FPGA設計的HDL綜合器有Synopsys公司的SynplifyPro綜合器Synopsys公司的DC-FPGA綜合器Mentor的LeonardoSpectrum綜合器和PrecisionRTLSynthesis綜合器綜合器把Verilog/VHDL語言轉化成硬件電路網表時，要經過兩個步驟：HDL綜合器對Verilog/VHDL進行分析處理，將其轉成相應電路結構或模塊（不考慮實際器件的實現(xiàn)，完全與硬件無關）。對實際實現(xiàn)的目標器件的結構進行優(yōu)化，使之滿足指定目標器件硬件特征的各種約束條件，優(yōu)化關