chap3-電子設(shè)計(jì)與制作實(shí)踐

電子設(shè)計(jì)與制作100例〔第3版〕張金3電子設(shè)計(jì)與制作實(shí)踐

本章結(jié)合實(shí)例介紹電子系統(tǒng)設(shè)計(jì)的方法、步驟和流程，并結(jié)合實(shí)踐介紹印制電路板的手工制作流程以及點(diǎn)陣板和貼片元件的焊接焊接方法和技巧。3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路3.1.1設(shè)計(jì)要求〔1〕簡(jiǎn)要說(shuō)明電容器是一種重要的電子元件，它的種類很多，鋁電解電容器是常用的品種之一。它的容量大，價(jià)格低〔與同容量的其他電容器相比〕，但實(shí)際容量與標(biāo)稱值的誤差較大〔可能超過(guò)50％〕，而且穩(wěn)定性差，壽命短。例如，它的容量隨溫度變化比較顯著，在存儲(chǔ)或使用幾年后，容量會(huì)減少，甚至可能失效。因此，有時(shí)需要測(cè)出它的容量，看是否符合要求。此題的內(nèi)容正是從這種實(shí)際需要出發(fā)的。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路〔2〕內(nèi)容和要求設(shè)計(jì)并制作一個(gè)“數(shù)顯式大電容測(cè)量電路”，要求如下：①能測(cè)量不超過(guò)1990F的電容量。②用兩只LED數(shù)碼管和一只發(fā)光二極管構(gòu)成數(shù)字顯示器，發(fā)光二極管用來(lái)顯示最高位，它的亮狀態(tài)和暗狀態(tài)分別表示“1”和“0”。數(shù)碼管用來(lái)顯示后兩位，它們可分別顯示出0至9十個(gè)整數(shù)，即數(shù)字顯示器可顯示出的最大數(shù)字和最小數(shù)字分別是199和零。③數(shù)字顯示器所顯示的數(shù)字N與被測(cè)電容量Cx的函數(shù)關(guān)系是：F〔3-1-1〕其中Ｎ是整數(shù)。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

④測(cè)量電路做好后，在正常工作條件下，接上被測(cè)電容器后數(shù)字顯示器便可自動(dòng)顯示出數(shù)字〔不需要測(cè)試者進(jìn)行清零、啟動(dòng)之類的操作〕，響應(yīng)時(shí)間不超過(guò)兩秒鐘。即接上被測(cè)電容器兩秒鐘后，數(shù)字顯示器所顯示的數(shù)字Ｎ符合上述函數(shù)關(guān)系，其誤差的絕對(duì)值不超過(guò)3%N＋2〔設(shè)環(huán)境溫度為15~25℃〕。

⑤假設(shè)被測(cè)電容量超過(guò)1990F，那么數(shù)碼管呈暗狀態(tài)，發(fā)光二極管呈亮狀態(tài)，表示過(guò)量程。

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⑥測(cè)量電路應(yīng)有接被測(cè)電容器的兩根夾子線或插孔，并標(biāo)有符號(hào)“＋”和“－”?！埃倍穗娢坏乃矔r(shí)值不低于“－”端電位的瞬時(shí)值，而且它們的開路電壓瞬時(shí)值最大不超過(guò)5.5V。當(dāng)“＋”端和“－”端被短路時(shí)，數(shù)字顯示器的狀態(tài)與Cx＞1990

F時(shí)的狀態(tài)相同，而且即使“＋”端和“－”端被短路的時(shí)間很長(zhǎng)，測(cè)量電路也不會(huì)因此而損壞。如果“＋”端和“－”端開路，數(shù)字顯示器所顯示的數(shù)值應(yīng)當(dāng)為零。

⑦允許用直流穩(wěn)壓電源供電。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路〔3〕可供選用的主要元器件表3-1-1和表3-1-2分別給出了可供本例選用的半導(dǎo)體器件和阻容元件清單。

表3-1-1中各三極管的

值均在50至100范圍內(nèi)，表3-1-2中的100Ω金屬膜電阻器的額定功耗為1/2Ｗ，其余各電阻器的額定功耗均為1/8Ｗ。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

表3-1-1可供選用的半導(dǎo)體器件3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

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表3-1-2可供選用的阻容元件3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

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3.1.2選擇整體方案在一般情況下，電子設(shè)計(jì)的第一步是選擇整體方案。下面將針對(duì)此題要求，提出兩種設(shè)想，進(jìn)行分析和比較后，選擇較好的設(shè)想，深入分析可行性，再加以改進(jìn)和完善，然后畫出詳細(xì)框圖。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

〔1〕初步設(shè)想設(shè)計(jì)要求中第3項(xiàng)是最主要的，也就是說(shuō)，首先應(yīng)當(dāng)考慮如何把電容量Cx的大小轉(zhuǎn)換成數(shù)字量顯示出來(lái)，使之符合所要求的函數(shù)關(guān)系?？梢杂孟旅鎯煞N不同方法實(shí)現(xiàn)上述要求。

①如果把三角波輸入給微分電路〔把被測(cè)電容器作為微分電容〕，在電路參數(shù)適宜的條件下，微分電路的輸出幅度與Cx成正比的直流電壓Vx，然后再進(jìn)行A/D轉(zhuǎn)換，送給數(shù)字顯示器，便可實(shí)現(xiàn)題中所要求的函數(shù)關(guān)系。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

這種設(shè)想如下圖，圖中的A/D轉(zhuǎn)換器可采用數(shù)字儀表中常用的CC7107。但價(jià)格較貴，由于教學(xué)條件所限，在可供此題選用的主要器件中，沒有這種器件，因此，可以考慮用圖所示電路代替圖中虛線右邊的局部。

圖中壓控振蕩器輸出矩形波，它的頻率fx與Vx成正比，而Vx與被測(cè)電容量Cx成正比，因此，fx與Cx成正比。在計(jì)數(shù)控制時(shí)間Tc等參數(shù)適宜的條件下，數(shù)碼顯示器所顯示的數(shù)字Ｎ與Cx的大小可符合題中所要求的函數(shù)關(guān)系。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.1數(shù)顯式大電容測(cè)量方案一3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

表3-1-1中各三極管的

值均在50至100范圍內(nèi)，表3-1-2中的100Ω金屬膜電阻器的額定功耗為1/2Ｗ，其余各電阻器的額定功耗均為1/8Ｗ。圖3.1.2上圖中虛線右邊的詳細(xì)框圖3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

②利用單穩(wěn)或電容充放電規(guī)律等，可以把被測(cè)電容量的大小轉(zhuǎn)換成脈沖的寬窄，即脈沖的寬度Tx與Cx成正比。只要把此脈沖和頻率固定不變的方波〔以下稱為時(shí)鐘脈沖〕相同，便可得到計(jì)數(shù)脈沖，將它送給計(jì)數(shù)器，再送給數(shù)字顯示器。如果時(shí)鐘脈沖的頻率等參數(shù)適宜，便可實(shí)現(xiàn)題中所要求的函數(shù)關(guān)系。這種設(shè)想如下圖。圖中計(jì)數(shù)控制電路輸出的脈沖寬度Tx與Cx成正比。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.3數(shù)顯式大電容測(cè)量方案二3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

據(jù)以上所述，比較〔包括圖〕和圖所示方案可知，后者比前者簡(jiǎn)單，因此初步選擇圖所示方案。但它是否確實(shí)可行，還要深入分析?！?〕分析可行性圖所示方案是否確實(shí)可行，關(guān)鍵在于控制電路能否實(shí)現(xiàn)Tx與Cx成正比，這就需要涉及具體電路和被測(cè)電容量的范圍。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

把電容量的大小轉(zhuǎn)換成脈沖的寬窄，常用的方法之一是用555定時(shí)器構(gòu)成圖所示的單穩(wěn)電路。但對(duì)于本例的具體要求存在以下兩個(gè)問題：

①查閱555定時(shí)器資料可知，用它構(gòu)成單穩(wěn)電路產(chǎn)生的時(shí)間誤差可能到達(dá)5％，再加上其他原因產(chǎn)生的誤差，測(cè)量精度難以到達(dá)題中所提要求。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

②在正常工作條件下，這個(gè)電路輸出脈沖的寬度Tx與Cx的函數(shù)關(guān)系是：〔3-1-2〕式中R一般取1kΩ以上。如果R太小〔例如100Ω〕，那么電路的時(shí)間誤差會(huì)明顯增大，甚至不能正常工作。由于Cx的最大值是1990μＦ，假設(shè)取R＝1kΩ，那么Tx＞2s，超過(guò)題中所要求的響應(yīng)時(shí)間。據(jù)以上所述，圖所示電路無(wú)法滿足要求。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.4555構(gòu)成的單穩(wěn)電路3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.5施密特反相器構(gòu)成的方波發(fā)生器用施密特反相器可以構(gòu)成圖所示的方波發(fā)生器，它的振蕩周期與Cx成正比，但存在以下問題。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

①如果圖中的施密特反相器是TTL器件74LS14，那么振蕩周期的穩(wěn)定性差。②如果圖中的施密特反相器是CMOS器件〔CC40106〕，那么圖中R的阻值應(yīng)取該多大？假設(shè)R小于2kΩ，那么振蕩周期的穩(wěn)定性差，甚至不能正常工作；即R=2kΩ，由于Cx的最大值為1990F，振蕩周期超過(guò)題中所要求的響應(yīng)時(shí)間〔2s〕。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.6運(yùn)放構(gòu)成的方波發(fā)生器3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

根據(jù)RC充放電規(guī)律，利用充放電開關(guān)、電壓比較器和與門可構(gòu)成圖所示電路。圖中的充放電開關(guān)可采用圖中虛線左邊的電路。為了使反相器輸出的高電平幅度不受三極管導(dǎo)通的影響，圖中加了鍺開關(guān)二極管D1。為了保證三極管在Vi為高電平時(shí)可靠地截止，圖中加了硅開關(guān)二極管D2。

圖所示電路的振蕩周期也與電容量成正比，但是圖中電容兩端的電壓瞬時(shí)值Vc有時(shí)為正值，有時(shí)為負(fù)值，這與題中第⑥項(xiàng)要求不符。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

當(dāng)圖中反相器的輸入電壓Vi由低電平變?yōu)楦唠娖綍r(shí)，三極管由導(dǎo)通變截止，Cx充電，Vc逐漸上升。當(dāng)Vc＞VREF〔VREF為正值〕后，圖中的電壓比較器輸出低電平。當(dāng)Vi由高電平變?yōu)榈碗娖綍r(shí)，三極管由截止變導(dǎo)通，Cx放電，Vc逐漸下降，當(dāng)Vc＜VREF時(shí)，電壓比較器輸出高電平。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.7產(chǎn)生計(jì)數(shù)控制時(shí)間Tx的示意圖3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

據(jù)以上所述，可畫出圖和圖中a、b、c、d和e點(diǎn)的波形，如下圖。下面求解Tx與Cx的函數(shù)關(guān)系。由圖中波形c可知，在t=０時(shí)刻，Cx兩端電壓Vc的初始值是三極管的飽和壓降，設(shè)它為Vsat，那么Vc到t1時(shí)間內(nèi)的變化規(guī)律可用下式表示：〔3-1-3〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.8充放電開關(guān)電路3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.9a、b、c、d和e點(diǎn)波形圖3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

設(shè)t=Tx時(shí)，Vc=VREF，代入式〔3-1-3〕可得：〔3-1-4〕〔3-1-5〕那么：〔3-1-6〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

由以上分析可知，在VCC、VREF和Vsat均為常值的條件下，Tx與Cx成正比。而且由于用三極管作為充放電開關(guān)〔如下圖〕，圖中的R可以取比較小的阻值。假設(shè)取R=100Ω，那么當(dāng)Cx=1990F時(shí)，據(jù)式〔3-1-6〕可得Tx=0.128s，滿足題中對(duì)響應(yīng)時(shí)間的要求。

因此，圖所示方案是可行的。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

〔3〕改進(jìn)措施

雖然圖所示電路可將Cx轉(zhuǎn)換成脈沖的寬窄，使Tx與Cx成正比。但還有以下兩點(diǎn)值得改進(jìn)：①式〔3-1-4〕說(shuō)明，Tx與三極管的飽和壓降Vsat有關(guān)，而Vsat不太穩(wěn)定，這將影響精度。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

②前面提到，假設(shè)取R=100Ω，那么當(dāng)Cx=1990μＦ時(shí)，Tx=0.128s，它雖然比題中所要求的響應(yīng)時(shí)間短得多，但它比人眼的滯留時(shí)間〔約0.1s〕大，因此，要像圖那樣采用數(shù)據(jù)鎖存器，否那么數(shù)碼管所顯示的數(shù)字可能不夠清晰。如果Tx小于0.1s，那么可省去數(shù)據(jù)鎖存器。雖然減小R可以使Tx＜0.1s，但減少R將增大電源的功耗。是否可以在不減少R的條件下，減少Tx呢？3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

解決上述問題的具體措施是在圖中再加一個(gè)電壓比較器，如下圖，圖中A1和A2分別接成同相輸入和反相輸入電壓比較器，其參考電壓VREF1小于VREF2，且均為正值。圖中a、b、c、d1、d2和e點(diǎn)的波形如下圖。該圖還畫出波形f，它是計(jì)數(shù)器的清零信號(hào)，即在每次計(jì)數(shù)前，由它給計(jì)數(shù)器清零。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.10改進(jìn)措施示意圖〔VREF1＜VREF2〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

此圖中Vc的波形與圖中Vc的波形相同，因此可將前面式〔3-1-4〕中的VREF和Tx分別換成VREF1和tx1，得：

〔3-1-7〕·······················3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.11圖中各點(diǎn)波形及清零脈沖波形3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路同理，將式〔3-1-4〕中的VREF和Tx分別換成VREF2和tx2，得：表3-1-1中各三極管的

值均在50至00范圍內(nèi)，表3-1-2中的100Ω金屬膜電阻器的額定功耗為1/2Ｗ，其余各電阻器的額定功耗均為1/8Ｗ。

〔3-1-8〕····················由圖所示波形可知：〔3-1-9〕····················將式〔3-1-7〕和式〔3-1-8〕代入式(3-1-9)，并利用對(duì)數(shù)的性質(zhì)化簡(jiǎn)后可得：

·····················〔3-1-10〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

假設(shè)取VREF1=0.2VCC，VREF2=1/3VCC，代入式〔3-1-10〕，可得：〔3-1-11〕···················〔3-1-11〕即：

〔3-1-12〕····················3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

據(jù)以上所述可知，將圖電路改為圖電路后，在正常工作情況下，Tx不僅與三極管的飽和壓降無(wú)關(guān)，而且與電源電壓VCC無(wú)關(guān)。也就是說(shuō)，三極管飽和壓降變化或電源波動(dòng)，幾乎不會(huì)引起測(cè)量誤差。此外，假設(shè)仍取R=100Ω，那么當(dāng)Cx=1990F時(shí)，由式〔3-1-12〕可知，Tx≈36ms，比人眼的滯留時(shí)間短得多。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路〔4〕畫出詳細(xì)框圖以上分析了圖所示方案的可行性，并進(jìn)行了改進(jìn)。根據(jù)前面的討論和題中的各項(xiàng)要求，可以得到系統(tǒng)的詳細(xì)框圖，如下圖，圖中a、b、c、d1、d2、e和f點(diǎn)的波形已畫在圖中。

如果顯示時(shí)間〔在圖為Td-Tx〕比0.1s大得多，那么不用數(shù)據(jù)鎖存器，數(shù)碼管也可以顯示出清晰的數(shù)字。而省去數(shù)據(jù)鎖存器，可以減少兩只器件，并可省去鎖存信號(hào)，不僅可以降低本錢，而且可以減少實(shí)驗(yàn)時(shí)安裝調(diào)試的工作量。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

3.1.3設(shè)計(jì)單元電路畫出詳細(xì)框圖后，便可進(jìn)行單元電路的設(shè)計(jì)?！?〕低頻方波發(fā)生器方波發(fā)生的振蕩周期就是整個(gè)測(cè)量電路的響應(yīng)時(shí)間，而題中要求響應(yīng)時(shí)間不超過(guò)兩秒鐘，因此，該方波發(fā)生器的振蕩周期不能超過(guò)兩秒鐘。但它也不能太短，其原因是：3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

①

被測(cè)電容Cx充放電需要一定的時(shí)間。圖的波形說(shuō)明，每次充電結(jié)束時(shí)Vc應(yīng)超過(guò)VREF2，每次放電結(jié)束時(shí)Vc應(yīng)低于VREF1，圖所示電路才能正常工作。

在分析這個(gè)電路的性能時(shí)已經(jīng)指出，按R=100Ω和Cx=1990

F計(jì)算，充電時(shí)間至少需要36ms，再加上放電時(shí)間，還需要留有適當(dāng)裕量，因此，低頻方波發(fā)生器的振蕩周期應(yīng)當(dāng)比36ms大得多。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.12數(shù)顯式大電容測(cè)量電路總體框圖3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

②人眼存在滯留效應(yīng)，滯留時(shí)間約0.1s，如果顯示周期Td(見圖中波形e)小于0.1s，那么可能會(huì)出現(xiàn)錯(cuò)誤的視覺效果。例如，當(dāng)Cx=995F時(shí)，按題中所要求的函數(shù)關(guān)系，數(shù)碼管可能交替顯示99和100。但是，只有當(dāng)顯示周期Td比人眼的滯留時(shí)間長(zhǎng)到一定程度(例如Td＝0.5s時(shí))，才能清楚地看到數(shù)碼管在交替顯示99和100兩個(gè)不同的數(shù)字。如果顯示周期Td比眼睛的滯留時(shí)間短得多，例如Td＝0.03s，那么當(dāng)數(shù)碼管交替顯示99和100時(shí)，由于99和100交替變化太快，在人的眼睛看起來(lái)那么是99和100疊加的效果，即成了“188”。顯然，這種現(xiàn)象不允許出現(xiàn)。為了防止出現(xiàn)這種情況，顯示周期應(yīng)比0.1s大得多，通常在0.3~1s范圍內(nèi)選擇。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

由于此題的被測(cè)電容量較大，顯示周期可適當(dāng)取長(zhǎng)些。這里所說(shuō)的顯示周期，根本上就是低頻方波發(fā)生器的振蕩周期。綜上所述，低頻方波發(fā)生器的振蕩周期可選1s左右。對(duì)它的穩(wěn)定性和精度要求不高。由于低頻方波發(fā)生器的振蕩頻率低，而且對(duì)它的穩(wěn)定度和精度要求不高，因此，可用普通CMOS反相器構(gòu)成圖所示電路。圖中的反相器應(yīng)具有施密特特性，假設(shè)選用TTL器件，那么R的阻值值不能太大。對(duì)于74LS14而言，R一般不能超過(guò)3k。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

要想使振蕩周期為1s左右，C需要幾百微法。假設(shè)用鋁電解電容器，那么穩(wěn)定性太差；假設(shè)用鉭電解電容器，那么本錢高。當(dāng)然，圖中的施密特反相器也可以選用CMOS器件(例如CD40106)，但它的價(jià)格比普通CMOS反相器貴得多。圖3.1.13低頻方波發(fā)生器3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖電路的振蕩周期與反相器的閾值有關(guān)，因此只能粗略估算。在R1等于或近似等于R的條件下，這個(gè)電路的振蕩周期可按下式粗略估算：T=1.8RC，而電路希望的振蕩周期為1s，查閱表3-1-2，可選C=0.15F，R=R1=3.6M?！?〕充放電開關(guān)電路充放電開關(guān)電路已畫在圖中，圖中R已選為100。根據(jù)題中第⑥項(xiàng)要求，圖中的VCC應(yīng)選5V。剩下的問題就是通過(guò)估算選擇R的阻值，并估算三極管的參數(shù)是否符合要求。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

當(dāng)Vi為低電平時(shí)三極管導(dǎo)通，Cx放電。在Cx兩端的電壓Vc大于三極管的飽和壓降Vsat的情況下，Cx的放電電流可按下式估算：〔3-1-13〕式中iCx前面的負(fù)號(hào)表示Cx放電電流的實(shí)際方向與圖中所標(biāo)參考方向相反。將VCC=5V，R=100代人式〔3-1-13〕，得：mA〔3-1-14〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

式中是三極管的電流放大系數(shù)，IB是三極管的基極電流，它與Rb的函數(shù)關(guān)系是：〔3-1-15〕式中1.4V是硅二極管D2和硅三極管發(fā)射正向壓降之和的近似值。將VCC=5V代入式(3-1-15)，再代入式〔3-1-13〕，得：mA〔3-1-16〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

放電時(shí)的iCx應(yīng)取多大，可以這樣考慮：充電結(jié)束時(shí)，Vc的最大值是+5V，希望放電結(jié)束時(shí)Vc的最小值接近于零，而放電時(shí)間等于低頻方波發(fā)生器振蕩周期的一半，即約為0.5s。也就是說(shuō)，在0.5s放電時(shí)間內(nèi)，希望Vc下降約5V，即：V〔3-1-17〕為了計(jì)算方便，將式(3-1-16)中的“不等號(hào)”換成“等號(hào)”，然后代入式(3-1-17)，得：V〔3-1-18〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

再將Cx的最大值(1990F)代入(3-1-18)式，求解可得：〔3-1-19〕式中Rb的單位為k。假設(shè)=50，那么Rb≈2.55k。顯然，Rb越小，Cx放電越快。因此，選擇Rb的阻值時(shí)應(yīng)按Rb≤2.55k考慮。由于三極管的值隨溫度變化，而且實(shí)際的放電時(shí)問可能不到0.5s，并考慮到Rb越小，三極管的飽和壓降越低，對(duì)電路穩(wěn)定性有利，因此可選表3-1-2中1.8k的碳膜電阻器作為Rb。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

對(duì)三極管參數(shù)的要求，可按下述估算。估算iC的最大值。前面已取Rb=1.8k，將其代入(3-1-15)，得IB≈2mA。題中已經(jīng)說(shuō)明，備選各三極管的值均在50至100范圍內(nèi)，因此三極管集電極電流的最大值是：mA〔3-1-20〕估算三極管的平均功耗。充放電開關(guān)電路的輸入信號(hào)是占空比為50％的方波，圖中三極管導(dǎo)通和截止時(shí)問各占半個(gè)周期，而三極管截止時(shí)的功耗幾乎等于零。設(shè)它在0至0.5T時(shí)間內(nèi)導(dǎo)通，那么它的3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

平均功耗是：〔3-1-21〕在三極管導(dǎo)通期間，VCE和iC的波形如圖中的實(shí)線所示。對(duì)于粗略估算，VCE和iC在0到0.5T時(shí)間內(nèi)的波形可用圖中虛線所示折線代替。由于三極管在0到0.5T時(shí)間內(nèi)的功耗等于0到t1和t2到0.5T兩段時(shí)間內(nèi)的功耗之和，因此，式(3-1-21)可以改寫為下面的形式：〔3-1-22〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

式中(VCE)AV是VCE在0到t1時(shí)間內(nèi)的平均值。由圖可知，在到t1時(shí)間內(nèi)，VCE的變化規(guī)律用虛線段AB粗略近似的條件下，VCE的平均值可近似為：〔3-1-23〕將它代入式(3-1-22)，并設(shè)Vsat=0.5V，可得：〔3-1-24〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

顯然0.5T-t2<t2因此，由上式可得出下面的不等式：〔3-1-25〕式中t1是被測(cè)電容Cx放電使Vc由VCEm下降到1V所需要的時(shí)間，它可由下式求出：〔3-1-26〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

將式(3-1-14)代入式〔3-1-26〕，可得：〔3-1-27〕于是有：

〔3-1-28〕由于T≈1s，VCEm≤5V，≥50，IB≈2mA，Cx≤1990F，由式〔3-1-28〕計(jì)算得到：(PT)AV＜61mW。據(jù)以上估算結(jié)果，查閱表3-1-1中3種三極管的參數(shù)可知，應(yīng)選3DK4作圖中的三極管。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.14圖中三極管導(dǎo)通時(shí)的電壓和電流波形3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

〔3〕電壓比較器及衰減整形電路除了集成電壓比較器外，集成運(yùn)放也可以構(gòu)成電壓比較器。題中表3-1-1里有一種集成電壓比較器和四種集成運(yùn)放，選擇哪種器件圖中的電壓比較器呢。其中低功耗四運(yùn)放324的價(jià)格最低，先看它的性能是否能滿足要求。①324的開環(huán)差模電壓放大倍數(shù)Avd≥1.5×104，假設(shè)接成電壓比較器的形式，并設(shè)輸出幅度近似為15V，那么折合到輸入端的靈敏度是：兩個(gè)電壓比較器的參考電壓之差是：3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

因此，由324的差模電壓放大倍數(shù)引起的相對(duì)誤差是：②運(yùn)放324失調(diào)電壓的最大值為9mV，與圖中電壓比較器的兩個(gè)參考電壓值之差VREF2-VREF1相比，其相對(duì)誤差是：324的失調(diào)電壓溫漂典型值為7V/℃，即使溫度變化10℃，失調(diào)電壓也只變化70V，與兩個(gè)參考電壓之差(667mV)相比，可忽略不計(jì)。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

如果電壓比較器各輸入端外接電阻的阻值不大(例如不超過(guò)20k)，且滿足對(duì)稱平衡條件，那么324輸入偏置電流、失調(diào)電流及其溫漂所引起的誤差也可以忽略不計(jì)。③運(yùn)放324的單位增益帶寬只有1MHz，它的響應(yīng)速度較慢，所引起的誤差可能比失調(diào)電壓等引起的誤差大。為了減少誤差，可以利用同一只器件中四只運(yùn)放參數(shù)根本相同的特點(diǎn)進(jìn)行補(bǔ)償，即把同一片324中的兩只運(yùn)放都接成同相輸入電壓比較器(假設(shè)有必要，也可以都接成反相輸入形式)。這樣，通?？墒鬼憫?yīng)時(shí)間和失調(diào)電壓等引起的誤差明顯減小(一般可減小一個(gè)數(shù)量級(jí))，滿足題中對(duì)測(cè)量誤差的要求。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

綜上所述，預(yù)設(shè)計(jì)時(shí)可用運(yùn)放324構(gòu)成圖中的電壓比較器，至于是否確實(shí)能滿足題中的要求，并有一定的裕量，那么可通過(guò)實(shí)驗(yàn)測(cè)試解決。此外，前面估算誤差時(shí)引用的Avd等參數(shù)的測(cè)試條件是用15V電源供電，因此運(yùn)放324的管腳4應(yīng)按+15V，管腳11應(yīng)接地。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

這種供電方式稱為+15V單電源供電，它比用正、負(fù)雙電源供電簡(jiǎn)便。至于用+5V單電源供電，是否也能滿足要求，可在做實(shí)驗(yàn)時(shí)試一試。假設(shè)能如此，那么整個(gè)測(cè)試電路只需一路5V穩(wěn)壓電源供電，而且可省去圖中的衰減環(huán)節(jié)，因而更簡(jiǎn)便。但能否實(shí)現(xiàn)，沒有把握。因此，我們?cè)陬A(yù)設(shè)計(jì)時(shí)按+15V單電源供電考慮。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

由于324用+15V單電源供電，它的輸出高電平均為13V，與TTI。電平不兼容，因此要加衰減電阻。此外，324的響應(yīng)速度較慢，輸出電壓的上升時(shí)間和下降時(shí)間都較長(zhǎng)，所以應(yīng)當(dāng)用施密特反相器整形。在弄清這些問題的根底上，可畫出電壓比較器及衰減整形電路，如下圖。圖3.1.15電壓比較器及限幅整形電路3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖中A1和A2都采用同相輸入接法，為了使d1點(diǎn)的波形與圖中d1的波形一致，圖中增加了反相器D。圖中的反相器G和H均應(yīng)具有施密特特性，表3-1-1中的74LS14和CC40106都具有這種特性，但后者比前者貴得多，而且輸出波形不如前者好，因此選用74LS14。一片74LS14含有六只施密特反相器，將其中兩只作為圖中的反相器G和H，實(shí)現(xiàn)整形。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖中的R10、R11和R12分壓(運(yùn)放的輸入電流可忽略不計(jì))，獲得參考電壓VREF2和VREF1，即：〔3-1-29〕〔3-1-30〕將，代入，并取R10=10k，解之得：R11=2k，R12=3k，顯然這3只電阻應(yīng)選金屬膜電阻。圖中的R13、R14、R15和R16接在運(yùn)放的輸入端，它們的作用是在發(fā)生意外(例如輸入過(guò)電壓)時(shí)起限流保護(hù)作用。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

根據(jù)對(duì)稱平衡條件和上面選定的R10、R11和R12的阻值，可選表3-1-2中4.7k，8.2k，5.lk和7.5k碳膜電阻器分別作為R13、R14、R15和R16。圖中R17、R18和R19、R20起衰減作用。當(dāng)運(yùn)放324用+15V單電源供電時(shí)，它的輸出低電平根本上等于零，輸出高電平均為13V，應(yīng)衰減為(3～5V)，才能送給后面的TTL施密特反相器，因此衰減系數(shù)可取為1/3，即：，3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

解之，可得R17=2R18。同理，R19=2R20。查閱324的高電平輸出電流和74LS14的低電平輸入電流等參數(shù)便知，可選表3-1-2中兩只2k碳膜電阻器作為R17和R19，選兩只1k碳膜電阻器作為R18和R20。〔4〕時(shí)鐘脈沖發(fā)生器題中要求數(shù)字顯示器所顯示的數(shù)字N與Cx的函數(shù)關(guān)系如式(3-1-1)所示。為此，在計(jì)數(shù)時(shí)間(Tx)內(nèi)應(yīng)送給計(jì)數(shù)器N個(gè)計(jì)數(shù)脈沖，所以，3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

時(shí)鐘脈沖發(fā)生器的振蕩周期TCP與Tx應(yīng)符合下面的函數(shù)關(guān)系：〔3-1-31〕將R=100以及式(3-1-1)和式(3-1-11)代入式〔3-1-31〕，可得：TCP=182s。因此，時(shí)鐘脈沖發(fā)生器的振蕩頻率應(yīng)當(dāng)是：kHz〔3-1-32〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

顯然，fCP應(yīng)當(dāng)比較穩(wěn)定。眾所周知，由運(yùn)放構(gòu)成的方波發(fā)生器的振蕩頻率比較穩(wěn)定，而前面用來(lái)構(gòu)成電壓比較器的324含有四只運(yùn)放，只用了兩只，還有兩只尚未利用。雖然324的單位增益帶寬只有1MHz，但這里fCP只有5.49kHz，因此可用324中的一只運(yùn)放構(gòu)成時(shí)鐘脈沖發(fā)生器，如下圖，圖中電阻R4和R5與圖中R17和R18的作用類似，阻值也相同。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.16時(shí)鐘脈沖發(fā)生器圖電路的振蕩周期可按下式粗略估算：〔3-1-33〕3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

如果取上式中的R1等于R2，再將式(3-1-32)代入式〔3-1-33〕，那么：RC≈82.8s，假設(shè)選擇表3-1-2中0.01pF滌淪電容器作為C，那么：R=8.28k。由于以上近似估算誤差較大，而且電阻器的實(shí)際阻值和電容器的實(shí)際容量與標(biāo)稱值相比，一般存在一定的誤差，因此R的阻值應(yīng)當(dāng)可以調(diào)整，為此，圖中用R3和電位器(接成可調(diào)電阻形式)相串聯(lián)作為R。上面已估算出R=8.28k，所以可選表3-1-2中6.8k金屬膜電阻電阻器作為R3，而用3k的電位器作為RW。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

此外，R1、R2和R應(yīng)當(dāng)滿足對(duì)稱平衡條件，即：R1//R2=R。將R1=R2和R=8.28k代入可得R1=R2≈16.5k。由于振蕩器對(duì)對(duì)稱平衡條件要求不嚴(yán)格，因此，可取表3-1-2中兩只16k的金屬膜電阻器作為R1和R2?！?〕計(jì)數(shù)器根據(jù)題中要求，計(jì)數(shù)器的最大容量為199。高位可用一個(gè)D觸發(fā)器或JK觸發(fā)器，個(gè)位和十位應(yīng)各用一個(gè)BCD碼計(jì)數(shù)器。表3-1-1中的74LS90、74LS390和CC4518都具有BCD碼計(jì)數(shù)功能，其中CC4518是CMOS雙BCD碼計(jì)數(shù)器。它的價(jià)格低、功耗小，因此，選它作為個(gè)位和十位BCD碼計(jì)數(shù)器。此外，尚需說(shuō)明以下幾點(diǎn)：3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

①由CC4518的邏輯圖可知，可以將衰減后的時(shí)鐘脈沖接到1CP端(管腳1)，而將圖中e點(diǎn)的計(jì)數(shù)控制信號(hào)接到1EN端，從而省去圖中時(shí)鐘脈沖發(fā)生器和個(gè)位計(jì)數(shù)器之間的與門。②假設(shè)從EN端輸入計(jì)數(shù)脈沖，那么CC4518的觸發(fā)器由計(jì)數(shù)脈沖的下降沿觸發(fā)。而當(dāng)個(gè)位計(jì)數(shù)器為9狀態(tài)時(shí)，它的1Q4=1，假設(shè)再來(lái)一個(gè)計(jì)數(shù)脈沖，那么1Q4由l變?yōu)?，即出現(xiàn)下降沿，因此，1Q4可作為個(gè)位計(jì)數(shù)器的進(jìn)位輸出端。也就是說(shuō)，只要把1Q4與2EN相連，便可實(shí)現(xiàn)級(jí)聯(lián)。同理，可將2Q4作為十位計(jì)數(shù)器的進(jìn)位輸出端。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

③高位觸發(fā)器的接法。根據(jù)題中要求，假設(shè)十位計(jì)數(shù)器的2Q4端在計(jì)數(shù)時(shí)間內(nèi)出現(xiàn)下降沿，高位觸發(fā)器的3Q1端就應(yīng)當(dāng)由0狀態(tài)翻成1狀態(tài)。在3Q1-1以后，假設(shè)2Q4再出現(xiàn)下降沿，3Q1應(yīng)保持1狀態(tài)不變，直至清零信號(hào)到來(lái)為止。假設(shè)選用JK觸發(fā)器作為高位觸發(fā)器，那么可接成圖3.1.17(a)所示形式。也可選用D觸發(fā)器，它是由上升沿觸發(fā)的，因此2Q4要經(jīng)過(guò)反相器后，才能接到D觸發(fā)器的時(shí)鐘輸入端，即如圖3.1.17(b)所示。這兩個(gè)觸發(fā)器的J端和D端均應(yīng)接計(jì)數(shù)控制信號(hào)，即圖中的e點(diǎn)。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

〔6〕譯碼器譯碼器的作用是將BCD碼計(jì)數(shù)器的輸出譯成與LED數(shù)碼管相適應(yīng)的形式。表3-1-1中的74LS47和74LS48都是這類器件，前者可用來(lái)驅(qū)動(dòng)共陽(yáng)極LED數(shù)碼管，后者可用來(lái)驅(qū)動(dòng)共陰極LED數(shù)碼管。圖3.1.17高位觸發(fā)器的接法值得指出的是，74LS47的管腳4既可以作為串行消隱輸出端，也可以作為消隱輸入端。假設(shè)作為消隱輸入端，當(dāng)它懸空或接高電平時(shí)，數(shù)碼管按正常情況顯示。當(dāng)它接低電平時(shí)，數(shù)碼管呈暗狀態(tài)。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

〔7〕超量程判斷及顯示電路所謂超量程是指Cx超過(guò)1990F被短路。在此條件下可能出現(xiàn)下面兩種不同情況：①高位計(jì)數(shù)器的輸出端3Q1已經(jīng)是高電平，十位計(jì)數(shù)器的2Q4仍有下降沿出現(xiàn)。這種情況可用圖中虛線左下方的電路判斷。當(dāng)為低電平時(shí)，與門B輸出低電平，表示超量程。②當(dāng)Cx很大或Cx被短路時(shí)，在充放電過(guò)程中，Cx兩端的電壓Vc(瞬時(shí)值)可能始終低于VREF1或Vc>VREF1的時(shí)間很短。在這種情況下，2Q4不會(huì)出現(xiàn)下降沿，不會(huì)由高變低，因此需另想方法判斷。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.18超量程判斷電路觀察圖的波形可知，在t1時(shí)刻a點(diǎn)的波形出現(xiàn)下降沿，Cx充電結(jié)束。此時(shí)Vc的值最大，在正常情況下它超過(guò)VREF2，d2的波形處于低電平。如果在t1時(shí)刻，d2的波形處于高電平，那么說(shuō)明Cx很大或Cx被短路，因此，可用圖中虛線上方的電路判斷是否會(huì)出現(xiàn)這種情況。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

這個(gè)電路的工作原理很簡(jiǎn)單，即：如果a點(diǎn)出現(xiàn)下降沿時(shí)，d2點(diǎn)為低電平，那么為高電平。否那么，QE2為低電平，發(fā)光二極管發(fā)光，而且與門B輸出低電平，表示超量程。此外，圖中與門C的另一個(gè)輸入端接高位觸發(fā)器的3。前面已經(jīng)說(shuō)明過(guò)，只要十位計(jì)數(shù)器的2Q4在計(jì)數(shù)時(shí)間內(nèi)出現(xiàn)過(guò)下降沿，3便是低電平，因而與門C輸出低電平，使發(fā)光二極管發(fā)光。綜上所述，發(fā)光二極管發(fā)光的條件是：Cx≥2000F，與門B輸出低電平的條件是：Cx≥2000F或Cx被短路。因此，只要將與門B的輸出端和作為顯示譯碼器的74LS47的管腳4相連，便可實(shí)現(xiàn)題中對(duì)超量顯示的要求。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

〔8〕清零單穩(wěn)計(jì)數(shù)器CC4518所需要的清零信號(hào)如圖中的波形f所示，D觸發(fā)器和JK觸發(fā)器所需要的清零信號(hào)是它的反相。對(duì)圖中波形f的脈沖寬度two的要求是：①two應(yīng)比CC4518清零端的延遲時(shí)間大得多，以保證能有效地清零。②two應(yīng)比時(shí)鐘脈沖周期TCP小得多，以免引起不應(yīng)該有的誤差。前面在設(shè)計(jì)時(shí)鐘脈沖單元電路時(shí)，已求出TCP=182s，它比CC4518清零端的延遲時(shí)間大很多倍，因此選擇參數(shù)時(shí)有很大的靈活性。例如，可按下式估算清零信號(hào)單穩(wěn)電路的參數(shù)：two≈30s。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

由于對(duì)two的穩(wěn)定性要求不高，因此，以CMOS反相器為主構(gòu)成清零信號(hào)單穩(wěn)電路，如圖3.1.19(a)所示。圖中Vi的波形是圖中的波形e或波形d1。顯然，這個(gè)電路的時(shí)間常數(shù)RC應(yīng)比Vi周期時(shí)間小得多。在此條件下，圖3.1.19(a)中Vi、VR、Vo1和Vo2的波形如圖3.1.19(b)所示。由此圖可知，VR有時(shí)為負(fù)值，超過(guò)CMOS反相器的電源電壓范圍，因此圖3.1.19(a)中加了限流保護(hù)電阻R

，它的阻值可在10k

至100k

范圍內(nèi)選擇。這個(gè)單穩(wěn)電路輸出脈沖的寬度，可按下式粗略估算：two≈0.7RC，可得：RC≈42.8

s，因此，可取表3-1-2中的1000pF電容器和43k

碳膜電阻器分別作為圖3.1.19(a)電路中的C和R。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.19清零單穩(wěn)電路及波形圖3.1.4整體電原理圖根據(jù)以上單元電路的設(shè)計(jì)和圖所示詳細(xì)框圖，可畫出此題的整體電原理圖，如下圖。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

圖3.1.20數(shù)顯式大電容測(cè)量電路原理圖3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

〔1〕圖中的反相器A、B、C、D、E和F合用一片CMOS器件，即C4049。施密特反相器G、H、I、J、K和I合用同一片TTL器件，即74LS14。與門A、B和C合用一片74LS11?！?〕圖中的高位觸發(fā)器和超量程判斷電路選用雙D觸發(fā)器，即共用兩片74LS74。與用JK觸發(fā)器相比，本錢較低。〔3〕圖中的運(yùn)放A1、A2和A3合用一片324，它用+15V單電源供電，其余器件均用+5V單電源供電。3電子設(shè)計(jì)與制作實(shí)踐3.1實(shí)例1：數(shù)顯式大電容測(cè)量電路

〔4〕圖中的R23和C3起延遲作用，其目的是為了使清零時(shí)，高位觸發(fā)器的D端(圖中D3)為低電平。這樣，即使在清零時(shí)十位計(jì)數(shù)器的2Q4端出現(xiàn)下降沿，高位觸發(fā)器也不會(huì)翻成1狀態(tài)(假設(shè)翻成1狀態(tài)，那么會(huì)發(fā)出錯(cuò)誤的進(jìn)位信號(hào))，從而保證發(fā)光二極管的顯示狀態(tài)與題中要求相符。此外，圖中個(gè)別參數(shù)值(例如R32的阻值)可能需要在實(shí)驗(yàn)時(shí)作適當(dāng)調(diào)整。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

3.2電子設(shè)計(jì)自動(dòng)化技術(shù)稍微復(fù)雜一點(diǎn)的電子系統(tǒng)的設(shè)計(jì)，涉及面廣，設(shè)計(jì)工作量大，完全依靠手工設(shè)計(jì)，不僅設(shè)計(jì)周期長(zhǎng)，而且易出錯(cuò)、性能難以優(yōu)化提高。因此，現(xiàn)代電子系統(tǒng)設(shè)計(jì)過(guò)程中，非常注重電子設(shè)計(jì)自動(dòng)化EDA〔ElectronicDesignAutomation〕技術(shù)及其工具軟件的應(yīng)用。3.2.1EDA技術(shù)根本概念EDA技術(shù)是在電子CAD技術(shù)根底上開展起來(lái)的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

簡(jiǎn)而言之，EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL〔HardwareDescriptionLanguage〕為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合〔布局布線〕，以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)使得設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語(yǔ)言和EDA軟件來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，這是電子設(shè)計(jì)技術(shù)的一個(gè)巨大進(jìn)步。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC幅員或PCB幅員的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

3.2.2EDA技術(shù)的新開展及特點(diǎn)進(jìn)入21世紀(jì)后，EDA得到了更大的開展，突出表現(xiàn)在以下幾個(gè)方面：〔1〕在FPGA上實(shí)現(xiàn)DSP數(shù)字信號(hào)處理，應(yīng)用成為可能，用純數(shù)字邏輯進(jìn)行DSP模塊的設(shè)計(jì)，使得高速DSP實(shí)現(xiàn)成為現(xiàn)實(shí)，并有力地推動(dòng)了軟件無(wú)線電技術(shù)的實(shí)用化和開展。基于FPGA的DSP技術(shù)為高速數(shù)字信號(hào)處理算法提供了實(shí)現(xiàn)途徑。

〔2〕嵌入式處理器軟核的成熟，使得SOPCSystemOnaProgrammableChip步入大規(guī)模應(yīng)用階段，在一片F(xiàn)PGA中實(shí)現(xiàn)一個(gè)完備的數(shù)字處理系統(tǒng)成為可能。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

〔3〕使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能。在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言且功能強(qiáng)大的EDA軟件不斷推出?！?〕除了日益成熟的數(shù)字技術(shù)外，傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)建模理念發(fā)生了重大的變化，變現(xiàn)在軟件無(wú)線電技術(shù)的崛起，模擬電路系統(tǒng)硬件描述語(yǔ)言的表達(dá)和設(shè)計(jì)的標(biāo)準(zhǔn)化，可編程模擬器件的出現(xiàn)，數(shù)字信號(hào)處理和圖像處理的全硬件實(shí)現(xiàn)方案的普遍接受，軟硬件協(xié)同設(shè)計(jì)等。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

〔5〕EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容、模擬與數(shù)字、軟件與硬件、系統(tǒng)與器件、ASIC與FPGA、行為與結(jié)構(gòu)等。〔6〕更大規(guī)模的FPGA和CPLD器件的不斷推出。〔7〕基于EDA的用于ASIC設(shè)計(jì)的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜IP核模塊?！?〕軟硬IPIntellectualProperty核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

〔9〕SOC高效低本錢設(shè)計(jì)技術(shù)的成熟?！?0〕系統(tǒng)級(jí)、行為驗(yàn)證級(jí)硬件描述語(yǔ)言出現(xiàn)，如SystemC使復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單?？v觀電子設(shè)計(jì)的開展史，我可以大膽預(yù)測(cè)，未來(lái)電子設(shè)計(jì)自動(dòng)化必將會(huì)全方位地滲入我們的生活，改變我們的生活方式和生活節(jié)奏，為我們提供更多的快捷。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

中國(guó)EDA市場(chǎng)已漸趨成熟，不過(guò)大局部設(shè)計(jì)工程師面向的是PCB制板和小型ASIC領(lǐng)域，僅有小局部〔約11%〕的設(shè)計(jì)人員開發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要引進(jìn)和學(xué)習(xí)一些最新的EDA技術(shù)。據(jù)最新統(tǒng)計(jì)顯示，中國(guó)和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域開展最快的兩個(gè)市場(chǎng)，年夏合增長(zhǎng)率分別到達(dá)了50%和30%。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

3.2.3常用EDA工具軟件

EDA工具軟件層出不窮，目前進(jìn)入我國(guó)并具有廣泛影響的EDA軟件有：multiSIM、PSPICE、OrCAD、PCAD、Protel、Viewlogic、Mentor、Graphics、Synopsys、LSIIogic、Cadence、MicroSim、EasyEDA、AltiumDesigner等等。這些工具都有較強(qiáng)的功能，一般可用于幾個(gè)方面，例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真，同進(jìn)還可以進(jìn)行PCB自動(dòng)布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

〔1〕設(shè)計(jì)與仿真工具國(guó)內(nèi)定型一個(gè)中型飛機(jī)的設(shè)計(jì)，從草案到詳細(xì)設(shè)計(jì)到風(fēng)洞試驗(yàn)再到最后出圖到實(shí)際投產(chǎn)，整個(gè)周期大概要10年，而美國(guó)是1年。為什么會(huì)有這樣大的差距呢？因?yàn)槊绹?guó)在設(shè)計(jì)時(shí)大局部采用的是虛擬仿真技術(shù)，把多年積累的各項(xiàng)風(fēng)洞實(shí)驗(yàn)參數(shù)都輸入電腦，然后通過(guò)電腦編程編寫出一個(gè)虛擬環(huán)境的軟件，并且使它能夠自動(dòng)套用相關(guān)公式和調(diào)用長(zhǎng)期積累后輸入電腦的相關(guān)經(jīng)驗(yàn)參數(shù)。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

這樣一來(lái)，只要把飛機(jī)的外形計(jì)數(shù)據(jù)放入這個(gè)虛擬的風(fēng)洞軟件中進(jìn)行試驗(yàn)，哪里不合理有問題就改動(dòng)那里，直至最正確效果，效率自然高了，從波音747到F16都是采用的這種方法。電子電路設(shè)計(jì)與仿真工具包括SPICE/PSPICE；multiSIM；Matlab；SystemView；MMICADLiveWire、Edison、TinaProBrightSpark等。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

①SPICE/PSPICE〔SimulationProgramwithIntegratedCircuitEmphasis〕：是20世紀(jì)80年代世界上應(yīng)用最廣的電路設(shè)計(jì)軟件，由美國(guó)加州大學(xué)推出的電路分析仿真軟件，1998年被定為美國(guó)國(guó)家標(biāo)準(zhǔn)。同類產(chǎn)品中，PSPICE是功能最為強(qiáng)大的模擬和數(shù)字電路混合仿真EDA軟件，在國(guó)內(nèi)普遍使用。可以進(jìn)行各種各樣的電路仿真、鼓勵(lì)建立、溫度與噪聲分析、模擬控制、波形輸出、數(shù)據(jù)輸出、并在同一窗口內(nèi)同時(shí)顯示模擬與數(shù)字的仿真結(jié)果。無(wú)論對(duì)哪種器件哪些電路進(jìn)行仿真，都可以得到精確的仿真結(jié)果，并可以自行建立元器件及元器件庫(kù)。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

②multiSIM〔EWB的最新版本〕：是InteractiveImageTechnologiesLtd在20世紀(jì)末推出的電路仿真軟件。其最新版本為multiSIM12.0，相對(duì)于其它EDA軟件，它具有更加形象直觀的人機(jī)交互界面，特別是其儀器儀表庫(kù)中的各儀器儀表與操作真實(shí)實(shí)驗(yàn)中的實(shí)際儀器儀表完全沒有兩樣，對(duì)模數(shù)電路的混合仿真功能幾乎能夠100%地仿真出真實(shí)電路的結(jié)果。multiSIM在儀器儀表庫(kù)中提供了萬(wàn)用表、信號(hào)發(fā)生器、瓦特表、雙蹤/四蹤示波器、波特儀〔掃頻儀〕、字信號(hào)發(fā)生器、邏輯分析儀、邏輯轉(zhuǎn)換儀、失真度分析儀、頻譜分析儀、網(wǎng)絡(luò)分析儀和電壓表及電流表、I-V分析儀〔晶體管特性圖示儀〕、Agilent信號(hào)發(fā)生器、Agilent萬(wàn)用表、Agilent示波器和動(dòng)態(tài)邏輯平筆等儀器儀表。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

還提供了各種常見的建模精確的元器件，比方電阻、電容、電感、三極管、二極管、繼電器、可控硅、數(shù)碼管等等。模擬集成電路方面有各種運(yùn)算放大器、其他常用集成電路。數(shù)字電路方面有74系列集成電路、4000系列集成電路等等、并且支持自制元器件。MultiSIM7還具有同時(shí)它還能進(jìn)行VHDL仿真和VerilogHDL仿真。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

③MATLAB產(chǎn)品族：MATLAB一大特性是有眾多的面向具體應(yīng)用的工具箱和仿真塊，包含了完整的函數(shù)集用來(lái)對(duì)圖像信號(hào)處理、控制系統(tǒng)設(shè)計(jì)、神經(jīng)網(wǎng)絡(luò)等特殊應(yīng)用進(jìn)行分析和設(shè)計(jì)。MATLAB產(chǎn)品族具有：數(shù)據(jù)分析；數(shù)值和符號(hào)計(jì)算、工程與科學(xué)繪圖；控制系統(tǒng)設(shè)計(jì)；數(shù)字圖像信號(hào)處理；建模、仿真、原型開發(fā)；應(yīng)用開發(fā)；圖形用戶界面設(shè)計(jì)等功能。MATLAB產(chǎn)品族被廣泛應(yīng)用于信號(hào)與圖像處理、控制系統(tǒng)設(shè)計(jì)、通訊系統(tǒng)仿真等諸多領(lǐng)域。開放式的結(jié)構(gòu)使MATLAB產(chǎn)品族很容易針對(duì)特定的需求進(jìn)行擴(kuò)充，從而在不斷深化對(duì)問題的認(rèn)識(shí)同時(shí)，提高自身的競(jìng)爭(zhēng)力。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

〔2〕PCB設(shè)計(jì)軟件PCB〔Printed-CircuitBoard〕設(shè)計(jì)軟件種類很多，如Protel、OrCAD、Viewlogic、PowerPCB、CadencePSD、MentorGraphices的ExpeditionPCB、ZukenCadStart、Winboard/Windraft/Ivex-SPICE、PCBStudio、TANGO、PCBWizard〔與LiveWire配套的PCB制作軟件包〕、ultiBOARD〔與multiSIM配套的PCB制作軟件包〕等等。

Protel是PROTEL〔現(xiàn)為Altium〕公司在20世紀(jì)80年代末推出的CAD工具，是PCB設(shè)計(jì)者的首選軟件。它較早在國(guó)內(nèi)使用，普及率最高，在很多的大、中專院校的電路專業(yè)還專門開設(shè)Protel課程，幾乎所在的電路公司都要用到它。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

早期的Protel主要作為印刷板自動(dòng)布線工具使用，其最新版本為AltiumDesigner，它是個(gè)完整的全方位電路設(shè)計(jì)系統(tǒng)，包含了電原理圖繪制、模擬電路與數(shù)字電路混合信號(hào)仿真、多層印刷電路板設(shè)計(jì)〔包含印刷電路板自動(dòng)布局布線〕，可編程邏輯器件設(shè)計(jì)、圖表生成、電路表格生成、支持宏操作等功能，并具有Client/Server〔客戶/效勞體系結(jié)構(gòu)〕，同時(shí)還兼容一些其它設(shè)計(jì)軟件的文件格式，如ORCAD、PSPICE、EXCEL等。使用多層印制線路板的自動(dòng)布線，可實(shí)現(xiàn)高密度PCB的100%布通率。Protel軟件功能強(qiáng)大〔同時(shí)具有電路仿真功能和PLD開發(fā)功能〕、界面友好、使用方便，但它最具代表性的是電路設(shè)計(jì)和PCB設(shè)計(jì)。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

〔3〕IC設(shè)計(jì)軟件IC設(shè)計(jì)工具很多，其中按市場(chǎng)所占份額排行為Cadence、MentorGraphics和Synopsys，其它公司的軟件相對(duì)來(lái)說(shuō)使用者較少。中國(guó)華大公司也提供ASIC設(shè)計(jì)軟件〔熊貓2000〕；另外新成立的Avanti公司，其設(shè)計(jì)工具可以全面和Cadence公司的工具相抗衡，非常適用于深亞微米的IC設(shè)計(jì)。下面按用途對(duì)IC設(shè)計(jì)軟件作一些介紹。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

①設(shè)計(jì)輸入工具設(shè)計(jì)輸入是任何一種EDA軟件必須具備的根本功能。像Cadence的composer，viewlogic的viewdraw，硬件描述語(yǔ)言VHDL、VerilogHDL是主要設(shè)計(jì)語(yǔ)言，許多設(shè)計(jì)輸入工具都支持HDL〔比方說(shuō)multiSIM等〕。另外像Active-HDL和其它的設(shè)計(jì)輸入方法，包括原理和狀態(tài)機(jī)輸入方法，設(shè)計(jì)FPGA/CPLD的工具大都可作為IC設(shè)計(jì)的輸入手段，如Xilinx、Altera等公司提供的開發(fā)工具M(jìn)odelsimFPGA等。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

②設(shè)計(jì)仿真工作使用EDA工具的最大好處是可以驗(yàn)證設(shè)計(jì)是否正確，幾乎每個(gè)公司的EDA產(chǎn)品都有仿真工具。Verilog-XL、NC-verilog用于Verilog仿真，Leapfrog用于VHDL仿真，AnalogArtist用于模擬電路仿真。Viewlogic的仿真器有：viewsim門級(jí)電路仿真器，speedwaveVHDL仿真器，VCS-verilog仿真器。MentorGraphics有其子公司ModelTech出品的VHDL和Verilog雙仿真器：ModelSim。Cadence、Synopsys用的是VSS〔VHDL仿真器〕?，F(xiàn)在的趨勢(shì)是各大EDA公司都逐漸用HDL仿真器作為電路驗(yàn)證的工具。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

③綜合工具綜合工具可以把HDL變成門級(jí)網(wǎng)表。這方面Synopsys工具占有較大的優(yōu)勢(shì)，它的DesignCompile是作為一個(gè)綜合的工業(yè)標(biāo)準(zhǔn)，它還有另外一個(gè)產(chǎn)品叫BehaviorCompiler，可以提供更高級(jí)的綜合。另外最近美國(guó)又出了一個(gè)軟件叫Ambit，據(jù)說(shuō)比Synopsys的軟件更有效，可以綜合50萬(wàn)門的電路，速度更快。Ambit被Cadence公司收購(gòu)后，Cadence放棄了原來(lái)的綜合軟件Synergy。隨著FPGA設(shè)計(jì)的規(guī)模越來(lái)越大，各EDA公司又開發(fā)了用于FPGA設(shè)計(jì)的綜合軟件，如Synopsys的FPGAExpress，Cadence的Synplity，Mentor的Leonardo。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

④布局和布線在IC設(shè)計(jì)的布局布線工具中，Cadence軟件是比較強(qiáng)的，它有很多產(chǎn)品，用于標(biāo)準(zhǔn)單元、門陣列已可實(shí)現(xiàn)交互布線。如Cadencespectra，原本是用于PCB布線的，后來(lái)Cadence把它用來(lái)作IC的布線。其主要工具有：Cell3，SiliconEnsemble-標(biāo)準(zhǔn)單元布線器；GateEnsemble-門陣列布線器；DesignPlanner-布局工具。其它各EDA軟件開發(fā)公司也提供各自的布局布線工具。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

⑤物理驗(yàn)證工具物理驗(yàn)證工具包括幅員設(shè)計(jì)工具、幅員驗(yàn)證工具、幅員提取工具等等。如Cadence的物理工具Dracula、Virtuso、Vampire等。⑥模擬電路仿真器前面講的仿真器主要是針對(duì)數(shù)字電路的，對(duì)于模擬電路的仿真工具，普遍使用SPICE，這是唯一的選擇。只不過(guò)是選擇不同公司的SPICE，像MiceoSim的PSPICE、MetaSoft的HSPICE等等。HSPICE現(xiàn)已被Avanti公司收購(gòu)了。在眾多的SPICE中，HSPICE作為IC設(shè)計(jì)，模型多，仿真的精度也高。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

〔4〕PLD設(shè)計(jì)工具PLD〔ProgrammableLogicDevice〕是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。目前主要有兩大類型：CPLD〔ComplexPLD〕和FPGA(FieldProgrammableGateArray)。它們的根本設(shè)計(jì)方法是借助于EDA軟件，用原理圖、狀態(tài)機(jī)、布爾表達(dá)式、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，最后用編程器或下載電纜，由目標(biāo)器件實(shí)現(xiàn)。生產(chǎn)PLD的廠家很多，但最有代表性的PLD廠家為Altera、Xilinx和Lattice公司。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

PLD的開發(fā)工具一般由器件生產(chǎn)廠家提供，但隨著器件規(guī)模的不斷增加，軟件的復(fù)雜性也隨之提高，目前由專門的軟件公司與器件生產(chǎn)廠家共同推出功能強(qiáng)大的設(shè)計(jì)軟件。①ALTERA：20世紀(jì)90年代以后開展很快。主要產(chǎn)品有：MAX3000/7000、FELX6K/10K、APEX20K、ACEX1K、Stratix等。其開發(fā)工具-MAX+PLUSII是較成功的PLD開發(fā)平臺(tái)，最新又推出了QuartusII開發(fā)軟件。Altera公司提供較多形式的設(shè)計(jì)輸入手段，能綁定第三方VHDL綜合工具，如：綜合軟件FPGAExpress、LeonardSpectrum，仿真軟件ModelSim。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

②XILINX：FPGA的創(chuàng)造者。產(chǎn)品種類較全，主要有：XC9500/4000、Coolrunner(XPLA3)、Spartan、Vertex等系列，其最大的Vertex-IIPro器件已到達(dá)800萬(wàn)門。開發(fā)軟件為Foundation和ISE。通常來(lái)說(shuō)，在歐洲用Xilinx的人多，在日本和亞太地區(qū)用ALTERA的人多，在美國(guó)那么是平分秋色。全球PLD/FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

③Lattice-Vantis：Lattice是ISP〔In-SystemProgrammability〕技術(shù)的創(chuàng)造者。ISP技術(shù)極大地促進(jìn)了PLD產(chǎn)品的開展，與ALTERA和XILINX相比，其開發(fā)工具比Altera和Xilinx略遜一籌。中小規(guī)模PLD比較有特色，1999年推出可編程模擬器件，并收購(gòu)Vantis〔原AMD子公司〕，成為第三大可編程邏輯器件供給商。2001年12月收購(gòu)Agere公司〔原Lucent微電子部〕的FPGA部門。主要產(chǎn)品有ispLSI2000/5000/8000，MACH4/5。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

④ACTEL：反熔絲〔一次性燒寫〕PLD的領(lǐng)導(dǎo)者。由于反熔絲PLD抗輻射、耐上下溫、功耗低、速度快，所以在軍品和宇航級(jí)上有較大優(yōu)勢(shì)。ALTERA和XILINX那么一般不涉足軍品和宇航級(jí)市場(chǎng)。⑤ATMEL：中小規(guī)模PLD做得不錯(cuò)。ATMEL也做了一些與Altera和Xilinx兼容的片子，但在品質(zhì)上與原廠家還是有一些差距，在高可靠性產(chǎn)品中使用較少，多用在低端產(chǎn)品上。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

PLD〔可編程邏輯器件〕是一種可以完全替代74系列及GAL、PLA的新型電路，只要有數(shù)字電路根底，會(huì)使用計(jì)算機(jī)，就可以進(jìn)行PLD的開發(fā)。PLD的在線編程能力和強(qiáng)大的開發(fā)軟件，使工程師可以幾天，甚至幾分鐘內(nèi)就可完成以往幾周才能完成的工作，并可將數(shù)百萬(wàn)門的復(fù)雜設(shè)計(jì)集成在一顆芯片內(nèi)。PLD技術(shù)在興旺國(guó)家已成為電子工程師必備的技術(shù)。3電子設(shè)計(jì)與制作實(shí)踐3.2電子設(shè)計(jì)自動(dòng)化技術(shù)

〔5〕其它EDA軟件①VHDL語(yǔ)言：超高速集成電路硬件描述語(yǔ)言〔VHSICHardwareDeseriptionLanguagt，簡(jiǎn)稱VHDL〕，是IEEE的一項(xiàng)標(biāo)準(zhǔn)設(shè)計(jì)語(yǔ)言。它源于美國(guó)國(guó)防部提出的超高速集成電路〔VeryHighSpeedIntegratedCircuit，簡(jiǎn)稱VHSIC〕方案，是ASIC設(shè)計(jì)和PLD設(shè)計(jì)的一種主要輸入工具。②VeriolgHDL：是Verilog公司推出的硬件描述語(yǔ)言，在ASIC設(shè)計(jì)方面與VHDL語(yǔ)言平分秋色。3電子設(shè)計(jì)與制作實(shí)踐3.3電路原理圖及印制電路板圖繪制

3.3電路原理圖及印制電路板圖繪制電路原理圖是電路設(shè)計(jì)、電路分析和故障檢查常常用到的主圖。電路原理圖可以手工繪制也可用專門工具軟件繪制，繪制電路原理圖的常用工具軟件有：Multisim、Protel〔AltiumDesigner〕、EWB、Visio、Protus、OrCAD、EasyEDA等。繪制印制電路板圖的常用工具軟件有：Protel〔AltiumDesigner〕、Protus、OrCAD、EasyEDA等。3電子設(shè)計(jì)與制作實(shí)踐3.3電路原理圖及印制電路板圖繪制

3.3.1電路原理圖繪制電路原理圖繪制原那么〔1〕圖面要整潔、字符清晰、按照國(guó)家標(biāo)準(zhǔn)繪制，具有很高的易讀性?！?〕預(yù)先方案好各種圖形符號(hào)的位置，概括圖形符號(hào)的尺寸大小，使整幅圖中布置均勻，協(xié)調(diào)一致。3電子設(shè)計(jì)與制作實(shí)踐3.3電路原理圖及印制電路板圖繪制

〔3〕在圖樣上，每一個(gè)符號(hào)左方或上方都要標(biāo)注該元器件的位置符號(hào)。各元器件的位置符號(hào)由文字符號(hào)〔字母〕和腳注序號(hào)〔數(shù)字〕組成。〔4〕為了讀圖方便，各元器件的代號(hào)和根本數(shù)據(jù)可直接寫在圖上，或另附一張?jiān)骷骷?xì)表，詳細(xì)列出各元器件的位號(hào)、代號(hào)、名稱、型號(hào)及數(shù)量等。3電子設(shè)計(jì)與制作實(shí)踐3.3電路原理圖及印制電路板圖繪制

電路原理圖繪制本卷須知〔l〕電路輸入端放置在圖的左邊，輸出端放置在圖的右邊，使用電信號(hào)從左到右，從上而下地流動(dòng)。〔2〕將同一功能的元器件盡可能布局在一起?！?〕半導(dǎo)體管盡可能布局在引線的中央，使圖形保持對(duì)稱、均勻。3電子設(shè)計(jì)與制作實(shí)踐3.3電路原理圖及印制電路板圖繪制

〔4〕當(dāng)假設(shè)干元器件〔電阻、電容、線圈等〕接到同一根公共線上時(shí)，同類元器件圖形符號(hào)應(yīng)保持高、平、齊相一致?！?〕元器件間連線應(yīng)水平或垂直畫出，互相平行的導(dǎo)線應(yīng)保持一定的間距，不要太密?！?〕導(dǎo)線交叉時(shí)，假設(shè)交叉而又連接時(shí)，應(yīng)在交叉處畫一實(shí)心圓點(diǎn)，以示焊接，交叉而不連接，無(wú)需畫出圓點(diǎn)?！?〕盡量減少兩線交叉，以免產(chǎn)生干擾。AltiumDesigner繪制電路原理圖流程AltiumDesigner原理圖設(shè)計(jì)繪制流程如下圖。3電子設(shè)計(jì)與制作實(shí)踐3.3電路原理圖及印制電路板圖繪制

3.3.2印制電路板圖繪制印制電路板〔PrintedCircuitBoard,PCB，簡(jiǎn)稱印制板或線路板〕，是由絕緣基板、連接導(dǎo)線和裝配焊接電子元器件的焊盤組成的，具有導(dǎo)線和絕緣底板的雙重作用。它可以實(shí)現(xiàn)電路中各個(gè)元器件的電氣連接，代替復(fù)雜的布線，減少傳統(tǒng)方式下的工作量，簡(jiǎn)化電子產(chǎn)品的裝配、焊接、調(diào)試工作；縮小整機(jī)體積，降低產(chǎn)品本錢，提高電子設(shè)備的質(zhì)量和可靠性；印制電路板具有良好的產(chǎn)品一致性，它可以采用標(biāo)準(zhǔn)化設(shè)計(jì)，有利于在生產(chǎn)過(guò)程中實(shí)現(xiàn)機(jī)械化和自動(dòng)化；使整塊經(jīng)過(guò)裝配調(diào)試的印制電路板作為一個(gè)備件，便于整機(jī)產(chǎn)品的互換與維修。3電子設(shè)計(jì)與制作實(shí)踐3.3電路原理圖及印制電路板圖繪制

印制電路板圖的排版布局印制電路板圖設(shè)計(jì)的主要內(nèi)容是排版設(shè)計(jì)，即把電子元器件合理地布局在一定制板面積。排版設(shè)計(jì)，不單純是按照電路原理圖把元器件通過(guò)印制線條簡(jiǎn)單地連接起來(lái)。為使整機(jī)能夠穩(wěn)定可靠地工作，要對(duì)元器件及其連接在印制板上進(jìn)行合理的排版布局。如果排版布局不合理，就有可能出現(xiàn)各種干擾，以致合理的原理方案不能實(shí)現(xiàn)，或使整機(jī)技術(shù)指標(biāo)下降。這里介紹印制板整體布局的幾個(gè)一般原那么。3電子設(shè)計(jì)與制作實(shí)踐3.3電路原理圖及印制電路板圖繪制

圖3.3.1原理圖設(shè)計(jì)繪制流程3電子設(shè)計(jì)與制作實(shí)踐3.3電路原理圖及印制電路板圖繪制

〔1〕抗干擾設(shè)計(jì)原那么干擾現(xiàn)象在整機(jī)調(diào)試和工作中經(jīng)常出現(xiàn)，產(chǎn)生的原因是多方面的，除外界因素造成干擾外，印制板布局布線不合理，元器件安裝位置不當(dāng)，屏蔽設(shè)計(jì)不完備等都可能造成干擾。

3電子設(shè)計(jì)與制作實(shí)踐3.3電路原理圖及印制電路板圖繪制

地線布置與干擾、原理圖中的地線表示零電位。在整個(gè)印制板電路中的各接地點(diǎn)相對(duì)電位差也應(yīng)是零。印制板電路上各接地點(diǎn)，并不能保證電位差絕對(duì)是零。在較大的印制板上，地線處理不好，不同的地點(diǎn)有百分之幾伏的電位差是完全可能的，這極小的電位差信號(hào)，經(jīng)放大電路放大，可