電路與電子技術(shù)基礎(chǔ) 課件 第8章 集成邏輯門與組合電路設(shè)計(jì)

第8章集成邏輯門于組合電路設(shè)計(jì)8.3常用集成組合邏輯電路單元及應(yīng)用8.2組合邏輯電路分析與設(shè)計(jì)8.1集成邏輯門電路11.掌握基本門電路的邏輯功能、邏輯符號(hào)、真值表和邏輯表達(dá)式。了解TTL門電路、CMOS門電路的特點(diǎn)。3.會(huì)分析和設(shè)計(jì)簡(jiǎn)單的組合邏輯電路。理解加法器、編碼器、譯碼器等常用組合邏輯電路的工作原理和功能。5.學(xué)會(huì)數(shù)字集成電路的使用方法。本章要求：

第8章集成邏輯門于組合電路設(shè)計(jì)28.1

集成邏輯門電路

邏輯門電路：由晶體管或場(chǎng)效應(yīng)晶體管組成的，輸出與輸入之間存在一定的邏輯關(guān)系的實(shí)現(xiàn)電路被稱為邏輯門電路。邏輯門電路是構(gòu)成數(shù)字電路的基本單元。

本節(jié)將從應(yīng)用角度介紹邏輯門電路的原理和使用特性。38.1.1

概述

電平的概念：“電平”是指一個(gè)電壓范圍，而不是指具體的電壓。

采用不同導(dǎo)電機(jī)制組成的門電路對(duì)高、低電平的要求是不同的，故各類型邏輯門電路的技術(shù)指標(biāo)也有所不同。41．邏輯門電路的分類：1）按照組成器件劃分

按照組成器件劃分，邏輯門電路可以由分立元件和集成邏輯門電路組成。2）按照制造工藝劃分

按照制造工藝劃分，目前廣泛應(yīng)用的集成邏輯電路可分為雙極性和單極性兩類。雙極性主要有晶體管邏輯門電路，簡(jiǎn)稱TTL邏輯電路。單極性主要有金屬-氧化物-半導(dǎo)體互補(bǔ)對(duì)稱邏輯電路，簡(jiǎn)稱CMOS電路等。53）按照邏輯門的功能劃分

目前，常用的邏輯門電路有與門、或門、非門、與非門、或非門、異或門和同或門。4）按照邏輯電平的極性劃分

正邏輯（PositiveLogic）：假定高電平表示邏輯“1”；低電平表示邏輯“0”。

負(fù)邏輯（NegativeLogic）：假定高電平表示邏輯“0”；低電平表示邏輯“1”。

一般而言，同一個(gè)電路的正邏輯表達(dá)式與負(fù)邏輯表達(dá)式互為對(duì)偶關(guān)系式，它們所描述的邏輯功能相互等價(jià)。6常用的正、負(fù)邏輯門電路表示符號(hào)與相互關(guān)系正邏輯負(fù)邏輯邏輯符號(hào)名稱邏輯符號(hào)名稱

正“與”門

負(fù)“或”門

正“或”門

負(fù)“與”門

正“非”門

負(fù)“非”門

正“與非”門

負(fù)“或非”門

正“或非”門

負(fù)“與非”門78.1.2TTL集成邏輯門電路

目前，廣泛使用的TTL門電路主要有54系列和74系列。1．典型TTL與非門電路：1）電路組成

TTL邏輯門電路的基本形式是與非門，不同型號(hào)的集成與非門芯片輸入端數(shù)目及“與非”門的個(gè)數(shù)都可能不同。

下面，以7410集成芯片為例，其內(nèi)部具有3個(gè)三輸入端與非門。8

集成三輸入端與非門7410集成芯片在內(nèi)部電路結(jié)構(gòu)上由輸入級(jí)、中間級(jí)和輸出級(jí)三部分組成。多射極晶體管V1和電阻R1組成與門。V1的電流放大作用，有利于提髙V1從飽和到截止的轉(zhuǎn)換速度。V2、R2及R3組成電壓分相器，在V2的發(fā)射極與集電極上分別得到兩個(gè)相位相反的電壓，以驅(qū)動(dòng)輸出級(jí)三極管V4、V5輪流導(dǎo)通V3、V4、V5和R4、R5組成的一個(gè)非門。輸出級(jí)采用推挽結(jié)構(gòu)，使V4、V5輪流導(dǎo)通，輸出阻抗較低，有利于改善電路的輸出波形，提髙電路的負(fù)載能力。V5為驅(qū)動(dòng)管，達(dá)林頓晶體管V3、V4與電阻R4、R5一起構(gòu)成驅(qū)動(dòng)管V5的有源負(fù)載。92）工作原理

當(dāng)3個(gè)輸入端全為高電平（+3.6～5V）時(shí)，F(xiàn)端輸出低電平（+0.3V以下）。此時(shí)，多射極晶體管V1工作在發(fā)射結(jié)反偏、集電結(jié)正向偏置的倒置狀態(tài)。10

當(dāng)輸入端至少有一個(gè)為低電平時(shí)，F(xiàn)端輸出高電平。113）電路功能

如果用邏輯“1”表示髙電平，用邏輯“0”表示低電平，則根據(jù)前面的分析可知，當(dāng)該電路輸入變量A、B、C全部為1時(shí)，輸出端為低電平“0”；當(dāng)任意一個(gè)輸入端為低電平“0”時(shí)，其輸出端F為高電平“1”。這樣就實(shí)現(xiàn)了三變量A、B、C的與非運(yùn)算功能，其邏輯表達(dá)式為F=

。因此，該電路是一個(gè)三輸入與非門。

122．其他類型的TTL門電路以上面介紹的TTL與非門為例，普通TTL邏輯門不允許將多個(gè)門的輸出端直接相連。如果將多個(gè)門的輸出端直接連在一起，原來(lái)輸出為高電平的各邏輯門的電流將全部流入原來(lái)輸出為低電平的邏輯門的驅(qū)動(dòng)管V5中，使流入V5的電流大大增加，輕則使輸出低電平抬高，重則燒壞該驅(qū)動(dòng)管。這樣，普通的TTL邏輯門不能足特殊情況下的使用要求。131）集電極開(kāi)路邏輯門電路集電極開(kāi)路邏輯門是將TTL與非門輸出級(jí)驅(qū)動(dòng)極的集電極有源負(fù)載開(kāi)路而得到的。OC門之所以允許其輸出端直接連接在一起，是通過(guò)Ec或RL來(lái)保證OC門的正常工作。電路中缺少有源負(fù)載晶體管T3，并將輸出驅(qū)動(dòng)管T4的集電極開(kāi)路，所以T4的集電極（輸出端）需要外接電源Ec和電阻RL，作為OC門的有源負(fù)載。CMOS邏輯門也有類似的邏輯門，稱為漏極開(kāi)路邏輯門，簡(jiǎn)稱OD門。14OC門主要有以下幾方面的應(yīng)用。（1）電平轉(zhuǎn)換，可使輸出高電平變?yōu)镋c=10V。（2）用作驅(qū)動(dòng)器，驅(qū)動(dòng)較大負(fù)載，如指示燈、繼電器等。（3）實(shí)現(xiàn)“線與”功能，即完成多OC門輸出端“與”的運(yùn)算，“線與”的邏輯關(guān)系為F=·。

152）三態(tài)與非門三態(tài)門也稱為TS門（Three-StateGate），是在TTL邏輯門的基礎(chǔ)上增加一個(gè)使能端EN而得到的功能。圖（b）中若EN沒(méi)有小圓圈，說(shuō)明EN是髙電平有效；有小圓圈則表示EN低電平有效。16

在數(shù)字系統(tǒng)中，通常將多個(gè)三態(tài)邏輯門的輸出端連接在一起，作為系統(tǒng)總線的連接形式。圖中，電路在任意時(shí)刻只允許一個(gè)邏輯門處于工作狀態(tài)，其余邏輯部件必須處于高阻態(tài)與總線隔離?？刂葡到y(tǒng)總線上各邏輯部件的使能端使其分時(shí)作用，這樣就能夠?qū)⒖偩€上不同邏輯部件中的某一數(shù)據(jù)用一條總線傳輸。173．74系列TTL邏輯門電路主要參數(shù)的典型數(shù)據(jù)參數(shù)名稱典型數(shù)據(jù)導(dǎo)通電源電流ICCL≤10mA截止電源電流ICCH≤5mA輸出高電平UOH≥3V輸出低電平UOL≤0.35V輸入短路電流IIS≤2.2mA輸入漏電流IIH≤70μA開(kāi)門電平UON≥1.8V關(guān)門電平UOFF≤0.8V平均傳輸時(shí)間tpd≤30ns188.1.3

CMOS邏輯門

目前，CMOS邏輯門電路主要有4000系列和74HC系列等。

下面以CMOS反相器“非”邏輯門和CMOS傳輸門為典型電路，說(shuō)明CMOS邏輯門電路的原理和特點(diǎn)。 191．CMOS反相器CMOS反相器采用互補(bǔ)開(kāi)關(guān)模型設(shè)計(jì)。驅(qū)動(dòng)管TN、負(fù)載管TP連成互補(bǔ)對(duì)稱的結(jié)構(gòu)。當(dāng)輸入端A為邏輯“1”（約為VDD）時(shí)，TP截止，而TN導(dǎo)通。電源電壓主要降在TP上，故輸出端F為邏輯“0”（約為0V）。當(dāng)輸入端A為邏輯“0”（約為0V）時(shí)，TN截止，而TP導(dǎo)通。電源電壓主要降在TN上，故輸出端F為邏輯“1”（約為VDD）。202．CMOS傳送門將增強(qiáng)型PMOS管（T2）和增強(qiáng)型NMOS管（T1）并聯(lián)可以構(gòu)成傳輸門。CMOS傳輸門為一個(gè)受控的電子開(kāi)關(guān)。當(dāng)控制端C和

均有效時(shí)，開(kāi)關(guān)閉合，信號(hào)傳輸。當(dāng)控制端C和

均無(wú)效時(shí)，開(kāi)關(guān)斷開(kāi)，呈現(xiàn)高阻，信號(hào)不能傳輸。

CMOS傳輸門的兩個(gè)控制端通常用一個(gè)信號(hào)控制，這時(shí)習(xí)慣上稱為模擬開(kāi)關(guān)。當(dāng)控制信號(hào)有效時(shí)，開(kāi)關(guān)導(dǎo)通，無(wú)效時(shí)，開(kāi)關(guān)截止。213．CMOS邏輯門電路的主要參數(shù)參數(shù)系列傳輸延遲時(shí)間tpd/ns（CL=15pF）功耗（mW）4000B751/(1MHz)74HC101.5/(1MHz)74HCT131/(1MHz)4．CMOS數(shù)字集成電路系列簡(jiǎn)介1）基本的CMOS—4000系列2）高速的CMOS—HC/HCT系列

228.1.4

集成邏輯門電路使用的注意事項(xiàng)1．TTL集成邏輯門電路使用的注意事項(xiàng)1）對(duì)電源要求（1）TTL邏輯門電路對(duì)電源電壓的紋波及穩(wěn)定度一般要求≤10%，有的要求≤5%，即電源電壓應(yīng)限制在5±0.5V（或5±0.25V）以內(nèi)。（2）電流容量應(yīng)有一定余量。（3）電源極性不能接反，否則會(huì)燒壞芯片。（4）為了濾除紋波電壓，通常在印刷板電源入口處加裝20～50μF的濾波電容。（5）印刷板中邏輯電路部分與強(qiáng)電控制電路部分要分別接地，以防止強(qiáng)電控制電路地線上的干擾。（6）為防止來(lái)自電源輸入端的高頻干擾，可以在芯片電源引腳處與地線之間接入0.01～0.1μF的高頻濾波電容。232）對(duì)輸入端的要求

邏輯門輸入端不能直接與高于+5.5V或低于-0.5V的電源連接，否則將損壞芯片。

為提高電路的可靠性，邏輯門多余輸入端一般不能懸空，可視具體情況接高電平（Vcc）或低電平（地）進(jìn)行處理。3）對(duì)輸出端的要求

除三態(tài)邏輯門和OC邏輯門以外，TTL集成邏輯門的輸出端不允許并聯(lián)，也不允許輸出端直接與電源VCC和地線直接相連，否則會(huì)造成器件損壞。243）對(duì)輸入端的要求（1）輸入端不允許懸空，一般不用的輸入端可視具體情況接高電平（VDD）或低電平（地）。（2）加在輸入端的信號(hào)電平要求范圍：VDD+0.5V>Vi>-0.5V。（3）輸入脈沖信號(hào)的上升沿和下降沿越陡越好，否則器件有可能因損耗過(guò)大而損壞。4）對(duì)輸出端的要求

除三態(tài)邏輯門、OD邏輯門以外，普通的邏輯門輸出端不能并接，沒(méi)有“線與”功能。CMOS門驅(qū)動(dòng)電流能力比TTL門驅(qū)動(dòng)電流能力要小得多，但CMOS門扇出系數(shù)（<50個(gè)）遠(yuǎn)大于TTL門的扇出系數(shù)（<10個(gè)）。253．集成邏輯門電路的接口技術(shù)

TTL和CMOS兩種不同類型的集成電路，在連接時(shí)應(yīng)滿足一定的條件，否則必須通過(guò)接口電路進(jìn)行電平或電流的變換之后才能連接。

驅(qū)動(dòng)門的輸出端高電平一定要大于負(fù)載門的輸入高電平；驅(qū)動(dòng)門的輸出低電平一定要小于負(fù)載門的輸入低電平。驅(qū)動(dòng)門的輸出電流一定要大于負(fù)載門的輸入電流。26CMOS門電路與TTL門電路部分性能的比較參數(shù)

CMOS門電路TTL門電路74HC74AC74LS74UOH(min)/V4.44.42.72.4UOL(max)/V0.10.10.50.4UHI(min)/V3.153.1522UIL(max)/V1.351.350.80.8IOH(max)/mA-4-24-0.4-0.4IOL(max)/mA424816IIH(max)/μA0.10.12040IIL(max)/mA-0.1×10-3-0.1×10-3-0.4-1tpd/ns95.29.59單門功耗/mW0.50.5210電源電壓UDD/V，UCC/V3～183～184.75～5.251.75～5.25271）TTL與CMOS門電路之間的接口技術(shù)（1）TTL驅(qū)動(dòng)CMOS。因?yàn)門TL門電路的VOH小于CMOS門電路的VIH，所以TTL門電路不能直接驅(qū)動(dòng)CMOS門電路?？舍娪萌鐖D8.1.12所示的電路，其目的是提高TTL門電路的輸出高電平。（2）CMOS邏輯門電路驅(qū)動(dòng)TTL邏輯門電路。部分CMOS邏輯門電路可以直接驅(qū)動(dòng)TTL邏輯門電路。若CMOS邏輯門電路不能直接驅(qū)動(dòng)TTL邏輯門電路，則可通過(guò)電平交換電路實(shí)現(xiàn)，或者在CMOS輸出端加接電流放大器。282）集成邏輯門與負(fù)載之間的接口電路采用集成邏輯門直接驅(qū)動(dòng)分立元器件（如LED指示燈等）時(shí)，可以采用如下方法。（1）當(dāng)邏輯門電路的輸出為高電平時(shí)，連接LED發(fā)光管的方法如圖所示。其中，VF是LED導(dǎo)通電壓，ID為發(fā)光二極管的工作電流，限流電阻的取值R=(VOH-VF)/ID。（2）當(dāng)邏輯門電路的輸出為低電平時(shí)，連接LED發(fā)光管的方法，如圖所示，限流電阻的取值R=(VCC-VF-VOL)/ID。298.2

組合邏輯電路分析與設(shè)計(jì)

按集成電路元件數(shù)目的多少可分為小規(guī)模集成（SSI）電路、中規(guī)模集成（MSI）電路、大規(guī)模集成（LSI）電路和超大規(guī)模集成（VISI）電路。

根據(jù)邏輯電路功能的不同特點(diǎn)，可以把這些邏輯電路分為兩大類。一類叫作組合邏輯電路，另一類叫作時(shí)序邏輯電路。本節(jié)將主要對(duì)組合邏輯電路的分析和設(shè)計(jì)方法進(jìn)行討論。308.2.1

概述組合邏輯電路，就是在任意時(shí)刻電路的輸出僅取決于該時(shí)刻的輸入，而與輸入信號(hào)作用前電路所處的狀態(tài)無(wú)關(guān)。本節(jié)首先分析由基本邏輯門電路和MSI電路構(gòu)成的組合邏輯部件的功能，然后介紹具體的邏輯電路分析與設(shè)計(jì)方法。311．組合邏輯電路的特點(diǎn)組合邏輯電路的輸出僅取決于該時(shí)刻的輸入，而與電路原來(lái)的狀態(tài)無(wú)關(guān)。在電路結(jié)構(gòu)上，組合邏輯電路基本組成單元就是邏輯門，電路內(nèi)部不含存儲(chǔ)電路，輸出和輸入之間無(wú)反饋。2．組合邏輯電路功能的描述多輸入、多輸出的組合邏輯電路輸出與輸入間的邏輯關(guān)系可表述為Fi=f(ai)。328.2.2組合邏輯電路的分析

組合邏輯電路的分析過(guò)程主要分為以下幾個(gè)步驟。（1）根據(jù)所給組合邏輯電路，從輸入端開(kāi)始逐級(jí)寫出各器件的輸入和輸出變量。（2）逐級(jí)寫出各器件的輸出函數(shù)表達(dá)式，合并為整體電路輸入對(duì)輸出的函數(shù)，并對(duì)其化簡(jiǎn)。（3）列出所得邏輯函數(shù)的真值表。（4）由邏輯函數(shù)表達(dá)式及真值表分析其邏輯功能，并給出對(duì)該邏輯電路的評(píng)價(jià)。33例8.2.1分析該電路的邏輯功能

34根據(jù)輸出函數(shù)表示式，列出其真值表

ABCF1F200000011010100010110111100111010111100135分析邏輯電路邏輯功能，并進(jìn)行評(píng)價(jià)。

分析電路功能：從F1和F2的表達(dá)式及真值表可以看出，F(xiàn)l為三變量表決電路，變量取值多于或等于兩個(gè)1時(shí)，輸出為1；F2為三變量異或電路，三變量取值有奇數(shù)個(gè)1時(shí)輸出為1，否則為0。

此電路可用來(lái)檢驗(yàn)三位二進(jìn)制碼的奇偶性。36例8.2.2分析該電路的邏輯功能

該電路可以實(shí)現(xiàn)B和C的異或邏輯。378.2.3組合邏輯電路的設(shè)計(jì)1．概述在用SSI電路進(jìn)行邏輯設(shè)計(jì)時(shí)，利用前面介紹的邏輯函數(shù)化簡(jiǎn)和變換等方法，以達(dá)到最穩(wěn)定、最經(jīng)濟(jì)的指標(biāo)。這是數(shù)字電路邏輯設(shè)計(jì)的基礎(chǔ)，是比較成熟和經(jīng)典的設(shè)計(jì)方法。隨著數(shù)字集成電路生產(chǎn)工藝的不斷成熟，用標(biāo)準(zhǔn)的MSI電路模塊來(lái)實(shí)現(xiàn)組合電路的設(shè)計(jì)，用LSI電路的可編程邏輯器件實(shí)現(xiàn)給定的邏輯功能的設(shè)計(jì)，已成為目前邏輯設(shè)計(jì)的新思想。382．組合邏輯電路的一般設(shè)計(jì)方法（1）根據(jù)實(shí)際邏輯問(wèn)題的敘述，進(jìn)行邏輯抽象，用一個(gè)邏輯函數(shù)來(lái)描述這一因果關(guān)系。①分析事件的因果關(guān)系，確定輸入變量和輸出變量。一般總是把引起事件的原因定為輸入變量，而把事件的結(jié)果作為輸出變量。②定義邏輯狀態(tài)的含義。以二值邏輯的0、1兩種狀態(tài)分別代表輸入變量和輸出變量的兩種不同狀態(tài)，這里0和1的具體含義完全是由設(shè)計(jì)者人為選定的，這項(xiàng)工作叫作邏輯狀態(tài)賦值。③根據(jù)給定的因果關(guān)系列出邏輯真值表，進(jìn)而寫出相關(guān)的邏輯函數(shù)標(biāo)準(zhǔn)表達(dá)式。至此，便將一個(gè)實(shí)際的邏輯問(wèn)題抽象成一個(gè)邏輯函數(shù)。39（3）按化簡(jiǎn)的邏輯函數(shù)表達(dá)式繪制邏輯電路圖，原理性設(shè)計(jì)就已完成。（4）為了把邏輯電路實(shí)現(xiàn)為具體的電路裝置，還需要一系列的工藝設(shè)計(jì)工作。最后，還必須完成裝配、調(diào)試。

上述設(shè)計(jì)并不是一成不變的。例如，有的邏輯問(wèn)題或設(shè)計(jì)要求是直接以真值表的形式給出的，這就不必再進(jìn)行邏輯抽象了。又如，有的邏輯問(wèn)題關(guān)系簡(jiǎn)單、直觀，也可以不經(jīng)過(guò)真值表而直接寫出邏輯函數(shù)表達(dá)式。40在邏輯電路設(shè)計(jì)過(guò)程中還應(yīng)注意以下幾個(gè)問(wèn)題。（1）輸入變量的形式。輸入變量有兩種方式，一種是既提供原變量又提供反變量，另一種是只提供原變量而不提供反變量。（2）對(duì)組合邏輯電路信號(hào)傳輸時(shí)間的要求，即對(duì)組合邏輯電路級(jí)數(shù)的要求。（3）單輸出函數(shù)還是多輸出函數(shù)。多輸出函數(shù)電路是一個(gè)整體，設(shè)計(jì)時(shí)要求對(duì)總體電路進(jìn)行化簡(jiǎn)，而不是對(duì)局部進(jìn)行化簡(jiǎn)。（4）邏輯門輸入端數(shù)目的限制。在用SSI電路實(shí)現(xiàn)邏輯函數(shù)時(shí)，需要根據(jù)芯片中提供的邏輯門數(shù)量及輸入端數(shù)目，以求使用的芯片數(shù)目最少，獲得較好的設(shè)計(jì)。41例8.2.3試設(shè)計(jì)一個(gè)三人表決器解：（1）邏輯抽象、變量賦值。三個(gè)自變量分別為A、B、C，同意為“1”，不同意為“0”；輸出量為F，多數(shù)通過(guò)為邏輯“1”，不通過(guò)為邏輯“0”。（2）列出真值表和填寫卡諾圖。（3）采用卡諾圖化簡(jiǎn)求函數(shù)表達(dá)式。（4）畫出邏輯電路圖。相關(guān)圖表如圖8-18所示，邏輯表達(dá)式為F=AB+BC+AC。42例8.2.4設(shè)計(jì)一個(gè)交通燈錯(cuò)誤狀態(tài)報(bào)警電路該系統(tǒng)中具有紅、黃、綠三色交通燈，其中任意一盞交通燈亮視為正確狀態(tài)，其他幾種顯示狀態(tài)情況視為錯(cuò)誤狀態(tài)，需要該系統(tǒng)發(fā)出報(bào)警信號(hào)。43例8.2.4設(shè)計(jì)一個(gè)交通燈錯(cuò)誤狀態(tài)報(bào)警電路

44例8.2.5寫出兩個(gè)水泵工作的邏輯函數(shù)。某單位采用一大一小兩個(gè)水泵（ML、MS）向水箱泵水。當(dāng)水箱中的水位低于C點(diǎn)位置時(shí)，小水泵MS單獨(dú)向水箱泵水；當(dāng)水位低于B點(diǎn)位置時(shí)，大水泵ML單獨(dú)向水箱泵水；當(dāng)水位低于A點(diǎn)位置時(shí)，兩個(gè)水泵同時(shí)向水箱泵水。要求，寫出兩個(gè)水泵工作的邏輯函數(shù)。45例8.2.5寫出兩個(gè)水泵工作的邏輯函數(shù)。解：設(shè)輸入水位點(diǎn)A、B、C為系統(tǒng)輸入變量，采用“1”表示水箱目前水位低于相應(yīng)水位測(cè)試點(diǎn)，“0”表示不低于相應(yīng)水位。輸出驅(qū)動(dòng)電機(jī)控制信號(hào)為MS、ML，其中，“1”代表電機(jī)工作；“0”代表電機(jī)不工作。這樣，可以列出該系統(tǒng)相關(guān)真值表、卡諾圖和邏輯表達(dá)式。注意：真值表中Φ為任意項(xiàng)。例如，不可能出現(xiàn)低于B點(diǎn)，而不低于C點(diǎn)的情況。468.3常用集成組合邏輯電路單元及應(yīng)用組合邏輯電路是數(shù)字系統(tǒng)中的基本組成部分，人們總結(jié)了許多常用的典型組合邏輯電路單元，制作了標(biāo)準(zhǔn)系列產(chǎn)品，即MSI電路集成芯片，如數(shù)據(jù)編碼器、數(shù)據(jù)譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、數(shù)值比較器、加法器等。下面，分別介紹這些組合邏輯電路單元的功能及應(yīng)用。478.3.1數(shù)據(jù)編碼器與數(shù)據(jù)譯碼器1．?dāng)?shù)據(jù)編碼器

用一組符號(hào)按一定規(guī)則表示給定字母、數(shù)字、符號(hào)等信息的方法稱為編碼，編碼的結(jié)果稱為代碼。數(shù)據(jù)編碼器是能夠?qū)崿F(xiàn)數(shù)字編碼功能的電路，其邏輯功能是能夠?qū)⒁唤M輸入信號(hào)變換為不同的二進(jìn)制代碼輸出。通常，數(shù)據(jù)編碼器由2n輸入信號(hào)和n個(gè)輸出編碼組成，具體的數(shù)據(jù)編碼器可分為普通編碼器和優(yōu)先編碼器。48普通編碼器是在任何時(shí)候，每次只允許輸入一個(gè)有效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂；

優(yōu)先編碼器允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)，當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)信號(hào)進(jìn)行編碼。

目前，數(shù)據(jù)編碼器已有專用的集成芯片，如8～3線優(yōu)先編碼器74148、二～十進(jìn)制優(yōu)先編碼器74147等。491）4～2線編碼器4～2線編碼器的輸入端有4個(gè)并行輸入信號(hào)I0、I1、I2、I3，輸出端是2位二進(jìn)制代碼Y1、Y0。輸入信號(hào)互相排斥，即在任意時(shí)刻，該編碼器只能對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼。I0I1I2I3Y1Y0100000010001001010000111

502）8421BCD碼數(shù)字鍵盤編碼器

該芯片在實(shí)施過(guò)程中，采用負(fù)邏輯表示形式。當(dāng)開(kāi)關(guān)Si按下時(shí)，輸入為低電平，用邏輯“0”表示；當(dāng)Si沒(méi)有按下，即斷開(kāi)時(shí)，其輸入用邏輯“1”表示，表示沒(méi)有按鍵。編碼器轉(zhuǎn)換狀態(tài)信號(hào)E=1，表明編碼器信號(hào)輸入有效；E=0，表明信號(hào)輸入無(wú)效，此時(shí)輸出代碼無(wú)效。518421BCD碼數(shù)字鍵盤編碼器功能表輸入輸出S9S8S7S6S5S4S3S2S1S0A3A2A1A0E111111111101111111110111111111011111111101111111110111111111011111111101111111110111111111011111111101111111110000000001100000111100000110011000010101010101111111111522．?dāng)?shù)據(jù)譯碼器譯碼是編碼的逆過(guò)程，其作用正好與編碼相反。譯碼器通常是一個(gè)多輸入多輸出的組合邏輯電路，它將輸入代碼轉(zhuǎn)換成特定的輸出信號(hào)，恢復(fù)代碼的“本意”。在數(shù)字電路中，能夠?qū)崿F(xiàn)譯碼功能的邏輯部件稱為譯碼器（Decoder）。1）二進(jìn)制譯碼器輸入是二進(jìn)制代碼，輸出是對(duì)應(yīng)的有效電平信號(hào)。常用的集成二進(jìn)制譯碼器有2～4線譯碼器74139、3～8線譯碼器74138和4～16線譯碼器74154等。53以3～8線譯碼器74138為例，說(shuō)明二進(jìn)制譯碼器的工作原理。共有8種狀態(tài)的組合輸出Y0～Y7（輸出低電平有效）

543～8線譯碼器74138功能表輸入輸出SAA2A1A0×1111111111×00000000××00001111××00110011××0101010111011111111110111111111101111111111011111111110111111111101111111111011111111110552）顯示譯碼器顯示譯碼器不僅能夠把二進(jìn)制代碼“翻譯”出來(lái)，還能夠驅(qū)動(dòng)顯示器件，將其直觀地顯示出來(lái)。在各類顯示器件中，目前使用最為廣泛的是由半導(dǎo)體發(fā)光二極管構(gòu)成的七段顯示數(shù)碼管。56（1）七段顯示數(shù)碼管的原理。發(fā)光二極管是一種半導(dǎo)體顯示器件，顯示字型時(shí)，相應(yīng)段的發(fā)光二極管發(fā)光。七段顯示數(shù)碼管有共陰極和共陽(yáng)極兩種連接方式。57（2）七段顯示譯碼器7448。七段顯示數(shù)碼管的驅(qū)動(dòng)信號(hào)a～g來(lái)自七段顯示譯碼器。一種能配合共陰極七段顯示數(shù)碼管（如BS201A）工作的七段顯示譯碼器/驅(qū)動(dòng)器7448連接電路。58七段顯示譯碼器7448的狀態(tài)表N10功能輸入入/出輸出顯示字形A3A2A1A0abcdefg011000011111110011Φ000110110000121Φ001011101101231Φ001111111001341Φ010010110011451Φ010111011011561Φ011010011111671Φ011111110000781Φ100011111111891Φ1001111100119101Φ101010001101C111Φ101110011001鏡像C121Φ110010100011U131Φ110111001011C141Φ111010001111E151Φ111110000000（滅）滅燈ΦΦΦΦΦΦ00000000（滅）滅010000000000000（滅）試燈0ΦΦΦΦΦ11111111859在設(shè)計(jì)共陰極七段譯碼器時(shí)，分別要做7個(gè)卡諾圖，將使能端集成一起。例如，需要共陰極LED數(shù)碼管a段亮?xí)r的相應(yīng)步驟，其卡諾圖及邏輯電路如圖。

603．二進(jìn)制譯碼器的應(yīng)用二進(jìn)制譯碼器通常在計(jì)算機(jī)系統(tǒng)中用作地址譯碼器。當(dāng)CPU需要與某一器件或設(shè)備傳送數(shù)據(jù)時(shí)，首先將該器件或設(shè)備的地址碼送往地址總線，經(jīng)譯碼器對(duì)地址譯碼后，選中需要的器件或設(shè)備，然后在CPU與選中的器件之間傳送數(shù)據(jù)。

618.3.2數(shù)據(jù)選擇器與數(shù)據(jù)分配器數(shù)據(jù)選擇器是用于從多路輸入數(shù)據(jù)中根據(jù)地址碼的不同選擇其中一路輸出的邏輯電路，n位地址線可以選擇控制2n個(gè)數(shù)據(jù)輸入。數(shù)據(jù)分配器的功能與數(shù)據(jù)選擇器正好相反，把輸入的數(shù)據(jù)根據(jù)不同的地址碼分配到不同的單元中去，即輸入1路，輸出n路。621．?dāng)?shù)據(jù)選擇器數(shù)據(jù)選擇器的功能是將多個(gè)輸入端中的數(shù)字信息，送到同一條輸出線進(jìn)行傳輸。數(shù)據(jù)選擇器一般具有多輸入、單輸出的特點(diǎn)，通過(guò)控制輸入端將某一根輸入線上的數(shù)據(jù)切換至輸出端。目前，常用的有二選一數(shù)據(jù)選擇器74157、四選一數(shù)據(jù)選擇器74153、八選一數(shù)據(jù)選擇器74151和十六選一數(shù)據(jù)選擇器74150等。631）74LS153型雙四選一數(shù)據(jù)選擇器多路選擇器廣泛應(yīng)用于多路模擬量的采集及模擬/數(shù)字轉(zhuǎn)換器中。

641）八選一數(shù)據(jù)選擇器74151

65用2片74151型八選一數(shù)據(jù)選擇器構(gòu)成具有十六選一功能的數(shù)據(jù)選擇器。當(dāng)控制端=0時(shí)，第一片工作，=1時(shí)第二片工作。662．?dāng)?shù)據(jù)分配器由于數(shù)據(jù)分配器沒(méi)有專用的集成電路芯片，因此在數(shù)字電路中，通常將帶有控制端的譯碼器作為數(shù)據(jù)分配器來(lái)應(yīng)用。

當(dāng)譯碼器用作數(shù)據(jù)分配器時(shí)，將待分配的數(shù)據(jù)D連接到數(shù)據(jù)分配器的地址控制端，根據(jù)二進(jìn)制碼的不同將數(shù)據(jù)D分配到不同的輸出口。678.3.3數(shù)值比較器數(shù)值比較器是對(duì)兩個(gè)位數(shù)相同的無(wú)符號(hào)二進(jìn)制數(shù)進(jìn)行比較，并判定大小關(guān)系的算術(shù)運(yùn)算電路。

半比較器，是指只能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行比較，而不考慮低位比較結(jié)果的比較器。

全比較器不僅能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行比較，而且能夠考慮低位的比較結(jié)果。682．集成數(shù)值比較器1）集成數(shù)值比較器74LS85的功能集成數(shù)值比較器74LS85具有A、B二組4位數(shù)據(jù)輸入端，還有A>B、A=B、A<B三種不同比較結(jié)果輸出端，a>b、a=b、a<b級(jí)聯(lián)輸入端。6974LS85的功能表比較輸入級(jí)聯(lián)輸入輸出A3B3A2B2A1B1A0B0a>ba=ba<bA>BA=BA<BA3>B3ΦΦΦΦΦΦ100A3<B3ΦΦΦΦΦΦ001A3=B3A2>B2ΦΦΦΦΦ100A3=B3A2<B2ΦΦΦΦΦ001A3=B3A2=B2A1>B1ΦΦΦΦ100A3=B3A2=B2A1<B1ΦΦΦΦ001A3=B3A2=B2A1=B1A0>B0ΦΦΦ100A3=B3A2=B2A1=B1A0<B0ΦΦΦ001A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001702）比較器級(jí)聯(lián)擴(kuò)展先進(jìn)行高4位芯片的比較，若高位片比出結(jié)果（A>B或A<B），則與級(jí)聯(lián)輸入狀態(tài)無(wú)關(guān)；若高位芯片相等（A=B），則根據(jù)級(jí)聯(lián)輸入，觀察低4位芯片的比較結(jié)果，若低位仍相等，則A=B。718.3.4加法器計(jì)算機(jī)CPU中的運(yùn)算器本質(zhì)上就是一種既能完成算術(shù)運(yùn)算，又能完成邏輯運(yùn)算的單元電路，簡(jiǎn)稱算術(shù)邏輯單元ALU。

構(gòu)成算術(shù)運(yùn)算電路的核心部分就是加法器，因?yàn)閮蓚€(gè)二進(jìn)制數(shù)之間的算術(shù)運(yùn)算，無(wú)論是加、減、乘、除都可化為若干步加法運(yùn)算來(lái)進(jìn)行。最基本的加法器就是一位加法器，一位加法器按功能不同又分為半加器和全加器。721．半加器和全加器在兩個(gè)1位二進(jìn)制數(shù)相加時(shí)，不考慮低位進(jìn)位的相加為半加器。在兩個(gè)二進(jìn)制數(shù)相加時(shí)，考慮低位進(jìn)位的相加為全加器。1）一位半加器

Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Si為本位和輸出，Ci+1為向相鄰髙位的進(jìn)位輸出。732）全加器

全加器能進(jìn)行被加數(shù)A、加數(shù)B和低位來(lái)的進(jìn)位信號(hào)Ci相加，并根據(jù)求和結(jié)果

Si給出該位的進(jìn)位信號(hào)Ci+1。742．多位并行加法器實(shí)現(xiàn)多位加法運(yùn)算的電路可以采用多種方式，如果利用純硬件實(shí)現(xiàn)，通常采用串行進(jìn)位加法器或并行超前進(jìn)位加法器方式。1）串行進(jìn)位加法器

首先求最低位的和，并將進(jìn)位向高位傳遞，由低向高逐次求各位的全加和，并依次將進(jìn)位向高位傳遞，直至最高位。752）并行超前進(jìn)位加法器為了提高多位加法器的運(yùn)算速度，設(shè)計(jì)進(jìn)位信號(hào)產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時(shí)，同時(shí)獲得該位全加的進(jìn)位信號(hào)，而無(wú)須等待最低位的進(jìn)位信號(hào)。74HC283是集成四位并行超前進(jìn)位加法器。768.3.5中規(guī)模集成器件的應(yīng)用利用中規(guī)模集成器件來(lái)設(shè)計(jì)組合邏輯電路，其設(shè)計(jì)步驟與小規(guī)模組合電路的設(shè)計(jì)步驟總體上一致，只是在某些步驟上存在差異。用這些功能器件來(lái)實(shí)現(xiàn)組合邏輯函數(shù)，基本上采用邏輯函數(shù)對(duì)比的方法，即將所要實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式進(jìn)行變換，盡可能變換成與某些中規(guī)模集成器件的邏輯函數(shù)表達(dá)式類似的形式，而不需要將所要實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式化為最簡(jiǎn)。77在具體實(shí)現(xiàn)中要注意以下幾點(diǎn)。（1）如果需要實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式與某種中規(guī)模集成器件的邏輯函數(shù)表達(dá)式形式上完全一致，則使用這種器件最方便。（2）如果需要實(shí)現(xiàn)的邏輯函數(shù)的變量數(shù)比中規(guī)模集成器件的輸入變量少，則只需將中規(guī)模集成器件的多余輸入端作適當(dāng)?shù)奶幚恚ü潭?或固定為0）。（3）如果需要實(shí)現(xiàn)的邏輯函數(shù)的變量數(shù)比中規(guī)模集成器件的輸入變量多，則可通過(guò)將中規(guī)模集成器件進(jìn)行擴(kuò)展的方法來(lái)實(shí)現(xiàn)。781．利用譯碼器來(lái)實(shí)現(xiàn)組合邏輯函數(shù)一個(gè)n變量的二進(jìn)制譯碼器輸出的是由n個(gè)變量構(gòu)成的全部最小項(xiàng)（或最小項(xiàng)的“非”），而所有邏輯函數(shù)都可以表示成最小項(xiàng)之和的形式。

因此，如果將所需實(shí)現(xiàn)函數(shù)的輸入變量接至二進(jìn)制譯碼器的地址輸入端，則利用n變量的二進(jìn)制譯碼器的輸出，附加一定的門電路，就可以實(shí)現(xiàn)任何輸入變量不大于n的組合邏輯函數(shù)。79例8.3.1用譯碼器和邏輯門實(shí)現(xiàn)下列邏輯