電路與電子技術(shù)基礎(chǔ) 課件 馬洪連 第10、11章 AD與DA轉(zhuǎn)換器、數(shù)字系統(tǒng)與可編程邏輯器件簡(jiǎn)介

第10章模/數(shù)與數(shù)/模的轉(zhuǎn)換10.1

A/D轉(zhuǎn)換器10.2

D/A轉(zhuǎn)換器1本章要求 1.了解模數(shù)（AnalogtoDigital，A/D）轉(zhuǎn)換電路和數(shù)模（DigitaltoAnalog，D/A）轉(zhuǎn)換電路的基本概念。第10章模/數(shù)與數(shù)/模的轉(zhuǎn)換 2.了解A/D轉(zhuǎn)換器的轉(zhuǎn)換過程、轉(zhuǎn)換原理、分類及ADC集成芯片及應(yīng)用等。 3.了解D/A轉(zhuǎn)換器的轉(zhuǎn)換過程、工作原理、典型分類及DAC接口應(yīng)用等。2典型測(cè)控系統(tǒng)的示意圖：圖10.0.1典型測(cè)控系統(tǒng)的示意圖310.1

A/D轉(zhuǎn)換器10.1.1A/D轉(zhuǎn)換過程

現(xiàn)實(shí)中，將自然界中的一些模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的器件稱為A/D轉(zhuǎn)換器。因?yàn)槟M量在時(shí)間上是連續(xù)變化的信號(hào)，而數(shù)字量在時(shí)間上是離散變化的。所以ADC在轉(zhuǎn)換過程中只能在一系列離散的時(shí)間點(diǎn)上對(duì)輸入模擬信號(hào)進(jìn)行采樣，將這些采樣值轉(zhuǎn)換為數(shù)字量輸出。在ADC中，一般需要經(jīng)過采樣、保持、量化、編碼這四個(gè)步驟來(lái)完成從模擬量到數(shù)字量的轉(zhuǎn)換，不過在實(shí)際電路中，這些步驟往往是可以合并進(jìn)行的。41.采樣與保持圖10.1.1采樣與保持電路采樣與保持過程往往是通過采樣和保持電路同時(shí)完成的。采樣和保持電路的原理圖及輸出波形如圖10.1.1所示。5

圖10.1.1（a）所示為一典型的采樣與保持電路的原理圖，ui為輸入模擬信號(hào)，其中的場(chǎng)效應(yīng)管作為采樣開關(guān)，由頻率為fs的采樣脈沖s(t)控制其通斷。電容C完成保持信號(hào)的功能。當(dāng)采樣開關(guān)導(dǎo)通時(shí)，電容C迅速充電，使uc=ui。當(dāng)采樣開關(guān)斷開時(shí)，由于電容C漏電很小，其上電壓基本保持不變。經(jīng)采樣與保持電路后，輸入模擬信號(hào)變成了在一系列時(shí)間間隔內(nèi)發(fā)生變化的階梯信號(hào)，如圖10.1.1（b）所示。采樣脈沖寬度t很窄時(shí)，可近似認(rèn)為其uO(t)的輸出保持不變。

為了用采樣信號(hào)uO(t)有效地表示輸入信號(hào)ui(t)，必須有足夠高的采樣頻率fs。若輸入模擬量是一個(gè)頻率有限的信號(hào)，且其最高頻率為fIMAX，則采樣信號(hào)頻率fs只要滿足

fs≥2fIMAX

（10.1.1）就能夠-保證采樣以后信號(hào)能夠不失真地反映輸入信號(hào)。

62．量化與編碼

為了將模擬信號(hào)轉(zhuǎn)換為數(shù)字量，在A/D轉(zhuǎn)換過程中，必須將采樣與保持電路的輸出電壓，按某種近似方式歸化到與之相應(yīng)的離散電平上，這一轉(zhuǎn)化過程稱為數(shù)值量化，簡(jiǎn)稱量化。

量化過程常采用兩種近似量化方式：只舍不入和有舍有入。

量化過程中所取的最小數(shù)量單位稱為量化單位，也稱量化階梯，用s表示，它是數(shù)字信號(hào)最低位為1時(shí)所對(duì)應(yīng)的模擬量，即1LSB（LeastSignificantBit）。7

以3位ADC為例，設(shè)輸入信號(hào)ui的變化范圍為0～8V，采用只舍不入量化方式時(shí)，取量化單位s=1V，量化中把不足量化單位部分舍棄，如數(shù)值在0～1V之間的模擬電壓都當(dāng)作0s，用二進(jìn)制數(shù)000表示；數(shù)值在1～2V之間的模擬電壓都當(dāng)作1s，用二進(jìn)制數(shù)001表示，等等。這種量化方式的最大誤差為1s。

采用只舍不入量化方式時(shí)的最大量化誤差為｜εmax｜=1LSB，而采用有舍有入（四舍五入）量化方式的最大量化誤差為｜εmax｜=1/2LSB，后者量化誤差比前者小，因此被大多數(shù)AD轉(zhuǎn)換器采用。8圖10.1.23位ADC轉(zhuǎn)換關(guān)系9

圖10.1.2給出了3位理想ADC轉(zhuǎn)換關(guān)系，其中圖10.1.2（a）和（b）分別為只舍不入和有舍有入的轉(zhuǎn)換關(guān)系示意圖。設(shè)參考電壓為VREF，n位只舍不入量化ADC的階梯為

S=VREF/2n

（10.1.2）n位有舍有入量化ADC的階梯為

S=VREF/(2n-1)（10.1.3）1010.1.2A/D轉(zhuǎn)換原理1．ADC的分類按照ADC的轉(zhuǎn)換精度區(qū)分，有8位、10位、12位、14位、16位、24位、3位半、4位半等類型；按照ADC的轉(zhuǎn)換速度區(qū)分：有慢速、中速、高速和超高速ADC等類型；按照ADC的輸出接口方式區(qū)分，有并行接口和串行接口ADC。

按照ADC工作原理區(qū)分，可分為直接ADC和間接ADC兩類。直接ADC可將模擬信號(hào)直接轉(zhuǎn)換為數(shù)字信號(hào)，這類ADC具有較快的轉(zhuǎn)換速度。間接ADC則先將模擬信號(hào)轉(zhuǎn)換為某一中間變量（時(shí)間或頻率），然后將中間變量轉(zhuǎn)換為數(shù)字輸出，這類ADC的速度較慢。11（1）并行比較型：并行比較型ADC采用多個(gè)比較器，僅做一次比較就能實(shí)現(xiàn)轉(zhuǎn)換。（2）逐次比較型：逐次比較型ADC內(nèi)部由一個(gè)比較器和一個(gè)D/A轉(zhuǎn)換器采用逐次比較邏輯構(gòu)成。（3）∑-△調(diào)制型：∑-△型ADC由積分器、比較器、1位D/A轉(zhuǎn)換器和數(shù)字濾波器等組成。（4）雙積分型：雙積分型ADC的工作原理是將輸入電壓轉(zhuǎn)換為時(shí)間或頻率，由定時(shí)器/計(jì)數(shù)器獲得數(shù)字值。（5）電壓/頻率變換型：電壓/頻率變換型ADC是通過間接轉(zhuǎn)換方式實(shí)現(xiàn)A/D轉(zhuǎn)換的。

下面，簡(jiǎn)單介紹幾種ADC工作原理的主要特點(diǎn)，以便在實(shí)際應(yīng)用中進(jìn)行選擇。122．ADC的主要技術(shù)指標(biāo)（1）分辨率。ADC的分辨率又稱為ADC的精度，其定義為ADC所能分辨的輸入模擬量的最小變化量，分辨率用于描述ADC對(duì)輸入量微小變化的敏感程度。ADC的輸出是n位二進(jìn)制代碼，因此在輸入電壓范圍一定時(shí)，位數(shù)越多，量化誤差越小，轉(zhuǎn)換精度越高，分辨能力越強(qiáng)。

ADC的幾項(xiàng)主要技術(shù)指標(biāo)有分辨率、轉(zhuǎn)換速度、轉(zhuǎn)換誤差和信號(hào)輸入范圍。（2）轉(zhuǎn)換速度。ADC的轉(zhuǎn)換速度一般指在1s內(nèi)可以完成的轉(zhuǎn)換次數(shù)。當(dāng)然，在應(yīng)用時(shí)轉(zhuǎn)換速度越高越好。例如，并行比較型ADC可達(dá)到50ns，屬于超高速ADC；逐次比較型ADC是10～50μs，屬于高速ADC；雙積分型ADC是10～30ms，屬于低速ADC。13（3）轉(zhuǎn)換誤差。

轉(zhuǎn)換誤差通常以輸出誤差的最大值形式給出，表示實(shí)際輸出的數(shù)字量與理論上輸出的數(shù)字量之間的差別，一般以最低有效位的倍數(shù)表示。例如，有舍有入量化方式的轉(zhuǎn)換誤差絕對(duì)值<±1/2LSB，表示實(shí)際輸出的數(shù)字量與理論上輸出的數(shù)字量之間的誤差小于最低有效位的半個(gè)字；只舍不入量化方式的轉(zhuǎn)換誤差為1LSB。轉(zhuǎn)換誤差綜合反映了ADC在一定使用條件下的總偏差，通常會(huì)在技術(shù)參數(shù)手冊(cè)中給出。14（4）滿量程輸入范圍。

滿量程輸入范圍是指ADC輸出從零變到最大值時(shí)對(duì)應(yīng)的模擬輸入信號(hào)的變化范圍。例如，某12位ADC輸出000H時(shí)對(duì)應(yīng)輸入電壓為0V，輸出FFFH時(shí)對(duì)應(yīng)輸入電壓為5V，則其滿量程輸入范圍是0～5V。ADC的其他指標(biāo)還有偏移誤差、線性度等。153．ADC的選用原則（1）采樣速度。

采樣速度決定了數(shù)據(jù)采集系統(tǒng)的實(shí)時(shí)性。采樣速度由模擬信號(hào)帶寬、數(shù)據(jù)通道數(shù)和每個(gè)周期的采樣數(shù)來(lái)決定。采樣速度越高，對(duì)模擬信號(hào)復(fù)原越好，即實(shí)時(shí)性越好。

不同系統(tǒng)所要求使用的ADC輸出的數(shù)據(jù)位數(shù)、系統(tǒng)的精度、線性度等也不同。（2）ADC轉(zhuǎn)換精度。

ADC轉(zhuǎn)換精度與ADC的分辨率有密切關(guān)系。在一個(gè)復(fù)雜的檢測(cè)系統(tǒng)中，各環(huán)節(jié)的誤差、信號(hào)源阻抗、信號(hào)帶寬、分辨率和系統(tǒng)的通過率都會(huì)影響誤差的計(jì)算。在正常情況下，ADC轉(zhuǎn)換前向通道的總誤差應(yīng)小于或等于ADC的量化誤差，否則選取高分辨率的ADC也沒有實(shí)際意義。16（3）轉(zhuǎn)換時(shí)間。

A/D轉(zhuǎn)換是一個(gè)動(dòng)態(tài)的過程，需要一定的轉(zhuǎn)換時(shí)間。而輸入的模擬量總是在連續(xù)不斷變化的，這樣便造成了轉(zhuǎn)換輸出的不確定性誤差，即孔徑誤差。為了確保較小的孔徑誤差，要求ADC具有與之相適應(yīng)的轉(zhuǎn)換速度。否則，就應(yīng)該在ADC前加入采樣與保持電路，以滿足系統(tǒng)的要求。（4）基準(zhǔn)電壓源。

基準(zhǔn)電壓源VREF的參數(shù)有電壓幅度、極性及穩(wěn)定性，基準(zhǔn)電壓源對(duì)A/D轉(zhuǎn)換的精度有很大的影響。在實(shí)際應(yīng)用中還要考慮成本及芯片來(lái)源等其他因素。174．并行比較ADC

并行比較型ADC采用多個(gè)比較器，僅做一次比較就能實(shí)現(xiàn)轉(zhuǎn)換。因此，轉(zhuǎn)換速度快，適用于視頻采樣等速度特別快的領(lǐng)域。18圖10.1.33位并行比較ADC的內(nèi)部電路（有舍有入）19表10.1.13位有舍有入并行比較ADC轉(zhuǎn)換表輸入模擬信號(hào)Vin階梯等效模擬輸入Vin比較器輸出C7C6C5C4C3C2C1輸入為1的異或門輸入

D2D1D0量化誤差0s00000000無(wú)0001s000000110012s000001120103s000011130114s000111141005s001111151016s011111161107s1111111711120例10.1.1

在圖10.1.3中，若基準(zhǔn)電壓VREF=8.9V，R=2kΩ，則當(dāng)輸入模擬電壓Vin為6.3V時(shí)，輸出的數(shù)字量是多少？解：s=VREF/(2n-1)=8.9/(23-1)≈1.27V

Vin/s=6.3/1.27≈4.96

四舍五入4.96的結(jié)果為5，對(duì)應(yīng)的三位數(shù)字輸出量為D2D1D0=101。21

例10.1.2

4位只舍不入并行比較ADC電路，若基準(zhǔn)電壓VREF=24.5V，R=2kΩ，則當(dāng)輸入模擬電壓Vin為10.33V時(shí)，輸出的數(shù)字量是多少？解：

s=VREF/2n=24.5/24≈1.53V

Vin/s=10.33/1.53=6.75

四舍五入6.75的結(jié)果為6，對(duì)應(yīng)的四位數(shù)字輸出量為D3D2D1D0=0110。22表10.1.23位只舍不入并行比較ADC轉(zhuǎn)換表輸入模擬信號(hào)Vin階梯等效模擬輸入Vin比較器輸出C7C6C5C4C3C2C1輸入為1的異或門輸入

D2D1D0量化誤差0s00000000無(wú)0001s000000110012s000001120103s000011130114s000111141005s001111151016s011111161107s11111117111235．逐次逼近型ADC

目前，在實(shí)際過程應(yīng)用中，應(yīng)用最多的是逐次逼近型ADC。逐次逼近型ADC又被稱為逐位比較型ADC，其轉(zhuǎn)換過程與用天平稱重相似。

逐次逼近型ADC內(nèi)部結(jié)構(gòu)組成主要包括脈沖源、控制電路VL、逐次逼近寄存器、比較器、D/A轉(zhuǎn)換器及基準(zhǔn)電壓VREF等。

逐次逼近型ADC就是將輸入模擬信號(hào)Vi與不同的比較電壓Vo做多次比較，使轉(zhuǎn)換所得的數(shù)字量在數(shù)值上從高到低位逐次逼近輸入模擬量對(duì)應(yīng)值。在比較工作開始時(shí)，需要設(shè)置逐次逼近寄存器輸入數(shù)字量，按照從高位到低位逐次進(jìn)行。通過D/A轉(zhuǎn)換后的Vo的不同輸出電壓與Vi的比較來(lái)確定各位數(shù)碼的“0”“1”狀態(tài)，使轉(zhuǎn)換所得的數(shù)字量在數(shù)值上逐次逼近輸入模擬量的對(duì)應(yīng)值。24

下面舉例說(shuō)明4位只舍不入逐次逼近型ADC的轉(zhuǎn)換過程，4位逐次逼近型ADC結(jié)構(gòu)如圖10.1.4所示。假設(shè)輸入模擬電壓Vi=3.44V，D/A轉(zhuǎn)換器的基準(zhǔn)電壓VREF=5V。4位DAC輸入數(shù)值D3D2D1D0的權(quán)值分別為（2-1、2-2、2-3、2-4）VREF，即在輸入0000時(shí)，其輸出Vo=0V，輸入1111時(shí)，Vo≈VREF=5V。圖10.1.44位逐次逼近型ADC結(jié)構(gòu)25

A/D轉(zhuǎn)換開始前將逐次逼近寄存器輸出清零（0000），4位DAC輸出的模擬電壓Vo=0V。這樣在CLK第1個(gè)時(shí)鐘脈沖作用下，控制逐次逼近寄存器輸出D3D2D1D0為1000，經(jīng)過D/A轉(zhuǎn)換器轉(zhuǎn)換為與之對(duì)應(yīng)的新模擬電壓Vo=23/24=8/16VREF=2.5V，送入比較器與模擬輸入信號(hào)Vi=3.44V進(jìn)行比較。由于Vi>Vo，逐次逼近寄存器高位的1應(yīng)保留。在第2個(gè)時(shí)鐘脈沖作用下，按同樣的方法將次高位置1，使逐次逼近寄存器輸出1100，此時(shí)經(jīng)D/A輸出Vo=(23+22)/24=12/16VREF=3.75V。由于Vi＜Vo，確定次高位的1應(yīng)該刪除（記為0）。在第3個(gè)時(shí)鐘脈沖作用下，使逐次逼近寄存器輸出1010，此時(shí)經(jīng)D/A輸出Vo=(23+21)/24=10/16VFER=3.125V。由于Vi>Vo，確認(rèn)逐次逼近寄存器該位的1應(yīng)保留。在第4個(gè)時(shí)鐘脈沖作用下，使逐次逼近寄存器輸出1011，此時(shí)經(jīng)D/A輸出Vo=(23+22+21)/24=11/16VFER=3.4375V。由于Vi>Vo，確認(rèn)逐次逼近寄存器該位的1應(yīng)保留。所以，經(jīng)四次比較后最終得到轉(zhuǎn)換數(shù)值為1011。26

逐次逼近型ADC的轉(zhuǎn)換時(shí)間取決于輸出數(shù)字位數(shù)n和時(shí)鐘頻率，若轉(zhuǎn)換的位數(shù)越多，或者轉(zhuǎn)換的時(shí)鐘頻率越低，則A/D轉(zhuǎn)換所需的時(shí)間越長(zhǎng)。在具有n位逐次逼近型ADC中，需要n個(gè)脈沖進(jìn)行n次比較；在第（n+1）個(gè)脈沖作用下，寄存器中的狀態(tài)被送到輸出端；第（n+2）個(gè)脈沖作用下，電路清除輸出端狀態(tài)，恢復(fù)原狀態(tài)。所以，完成一次轉(zhuǎn)換所需的時(shí)間為

t=(n+2)TCLK

27例10.1.3

在8位只舍不入逐次逼近型ADC電路中，設(shè)電路的VREF=8.76V，時(shí)鐘頻率f=100kHz，當(dāng)輸入模擬量Vi=6.42V時(shí)，ADC輸出的8位數(shù)字量D是多少？其轉(zhuǎn)換時(shí)間為多少？

在ADC輸出相同位數(shù)的情況下，逐次逼近型ADC的轉(zhuǎn)換速度較快且所用器件少。28

ADC0809是美國(guó)國(guó)家半導(dǎo)體公司采用CMOS工藝生產(chǎn)的8位并行逐次逼近型ADC芯片，片內(nèi)有8路模擬開關(guān)，可輸入8個(gè)模擬量。輸入信號(hào)為單極性，量程為0～+5V。外接CLK為640kHz時(shí)，典型的轉(zhuǎn)換速度為100μs。片內(nèi)帶有三態(tài)輸出緩沖器，這樣數(shù)據(jù)輸出可與數(shù)據(jù)總線直接相連。其性能價(jià)格比有明顯的優(yōu)勢(shì)，該型號(hào)ADC是比較廣泛使用的芯片之一。29

ADC0809有28個(gè)引腳，其內(nèi)部結(jié)構(gòu)可分為模擬輸入、轉(zhuǎn)換器和三態(tài)輸出緩沖器三大部分，如圖10.1.5所示。圖10.1.5ADC0809的結(jié)構(gòu)框圖1．ADC的分類302．ADC0809的引腳功能及引腳分布ADC0809的引腳分布如圖10.1.6所示，各引腳功能如下。圖10.1.6ADC0809的引腳分布IN0～I(xiàn)N7模擬量輸入通道：ADC0809對(duì)輸入模擬量的要求主要有輸入信號(hào)為單極性，電壓范圍為0～5V，若信號(hào)過小，則需要進(jìn)行放大。另外，模擬量輸入信號(hào)在A/D轉(zhuǎn)換過程中，值不會(huì)被變換，對(duì)速度快的模擬量信號(hào)，需要在輸入ADC前增加采樣與保持電路。31A、B、C三位地址選擇線：地址線排序是A為低位地址，C為高位地址，三位地址選擇線可以對(duì)8路模擬通道進(jìn)行選擇。ALE地址鎖存允許信號(hào)：對(duì)應(yīng)ALE上升沿，將A、B、C地址送入地址鎖存器。START轉(zhuǎn)換啟動(dòng)信號(hào)：START上升沿時(shí)，所有內(nèi)部寄存器清零，START下降沿時(shí)，開始進(jìn)行A/D轉(zhuǎn)換，在A/D轉(zhuǎn)換期間，START應(yīng)保持低電平。D7～D0數(shù)據(jù)輸出線：三態(tài)緩沖輸出形式下可以與微處理器的數(shù)據(jù)線直接相連。OE輸出允許信號(hào)：用于控制三態(tài)輸出鎖存器，當(dāng)OE為低電平時(shí)，輸出數(shù)據(jù)呈高阻態(tài)；當(dāng)OE為高電平時(shí)，允許轉(zhuǎn)換獲得的數(shù)據(jù)輸出。32CLK時(shí)鐘信號(hào)：ADC0809內(nèi)部沒有時(shí)鐘電路，所需時(shí)鐘信號(hào)必須由外部提供，典型值為640kHz，最小時(shí)鐘頻率為10kHz，最大時(shí)鐘頻率為1280kHz。EOC轉(zhuǎn)換結(jié)束信號(hào)：當(dāng)A/D轉(zhuǎn)換完畢之后，發(fā)出一個(gè)正脈沖，表示A/D轉(zhuǎn)換結(jié)束，此信號(hào)可作為查詢的狀態(tài)標(biāo)志，也可作為中斷請(qǐng)求信號(hào)使用。VREF基準(zhǔn)參考電壓：基準(zhǔn)參考電壓用來(lái)與輸入的模擬信號(hào)進(jìn)行比較，作為逐次逼近的基準(zhǔn)，其典型值為+5V（VREF=+5V，VREF=0V）。VCC接電源電壓+5V，GND為接地端。3310.2D/A轉(zhuǎn)換器10.2.1概述

目前，人們將自然界中的一些數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)的器件稱為D/A轉(zhuǎn)換器（DigitaltoAnalogConverter，DAC）。

DAC就是將數(shù)字量每位二進(jìn)制數(shù)碼分別按所在位的“權(quán)”轉(zhuǎn)換為相應(yīng)的模擬量，相加求和從而得到與原數(shù)字量成正比的模擬量。三位理想的DAC輸入、輸出關(guān)系如圖10.2.1所示，其輸出、輸入之間成正比。DAC將輸入數(shù)字量轉(zhuǎn)換為相應(yīng)離散模擬值。

1．D/A轉(zhuǎn)換過程

任何DAC的使用都是與其數(shù)字編碼形式密切相關(guān)的。圖中采用的是自然加權(quán)二進(jìn)制碼，是一種單極性碼。在DAC應(yīng)用中，通常將每個(gè)數(shù)字量表示為滿刻度模擬值的一個(gè)分?jǐn)?shù)值，稱為歸一化表示法。34例如，圖10.2.1中，數(shù)字111經(jīng)DAC轉(zhuǎn)換為7/8FSR，其中FSR為FullScaleRange（滿刻度值）的縮寫，數(shù)字001轉(zhuǎn)換為1/8FSR。數(shù)字的最低有效位常用LSB表示，其對(duì)應(yīng)的模擬輸出值為1/2nFSR，n是數(shù)字量的位數(shù)。另外，DAC常使用雙極性碼。雙極性碼可表示模擬信號(hào)的幅值和極性，適用于具有正、負(fù)極性的模擬信號(hào)的轉(zhuǎn)換。使用雙極性碼時(shí)，其FSR是單極性碼FSR的二分之一。圖10.2.1三位理想的DAC輸入、輸出關(guān)系35

D/A轉(zhuǎn)換原理的主要過程如圖10.2.2所示。首先微處理器發(fā)出的并行數(shù)字信號(hào)通過DAC變成離散的數(shù)字信號(hào)，然后被存放在采樣保持器中，最后通過低通濾波器將其轉(zhuǎn)化為連續(xù)的模擬信號(hào)輸出。圖10.2.2D/A轉(zhuǎn)換原理的主要過程36

DAC內(nèi)部結(jié)構(gòu)一般包括數(shù)字緩沖寄存器、N位模擬開關(guān)、譯碼網(wǎng)絡(luò)、放大求和電路和基準(zhǔn)電壓源，如圖10.2.3所示。圖10.2.3DAC內(nèi)部結(jié)構(gòu)372．DAC的分類

由于目前各廠家生產(chǎn)的DAC芯片種類繁多，對(duì)DAC有如下幾種分類方式。按工作原理分為權(quán)電阻網(wǎng)絡(luò)DAC、R-2R倒T型電阻網(wǎng)絡(luò)DAC、電流激勵(lì)DAC、串行總線DAC等。按信息轉(zhuǎn)換位數(shù)上分為8位、10位、12位、16位等。按轉(zhuǎn)換時(shí)間分為超高速DAC（轉(zhuǎn)換時(shí)間<100ns）、高速DAC（介于100ns～10μs之間）、中速DAC（介于10μs～100μs之間）、低速DAC（>100μs）等。按數(shù)字量的輸入形式分為并行總線DAC和串行總線DAC。在輸出信號(hào)形式上分為電壓輸出型和電流輸出型。383．DAC的技術(shù)參數(shù)

DAC的技術(shù)指標(biāo)很多，主要有轉(zhuǎn)換精度、分辨率、轉(zhuǎn)換誤差和轉(zhuǎn)換速度。DAC的轉(zhuǎn)換精度指在整個(gè)工作區(qū)間內(nèi)，實(shí)際輸出電壓與理想輸出電壓之間的偏差，通常用分辨率和轉(zhuǎn)換誤差描述。1）分辨率分辨率是指當(dāng)輸入數(shù)字發(fā)生單位數(shù)碼變化時(shí)所對(duì)應(yīng)的輸出模擬量的變化量。分辨率通常有如下三種表示方法。（1）最低有效位：LSB=VOmin。例如，某8位DAC，參考基準(zhǔn)輸入電壓VREF為5V，其分辨率為L(zhǎng)SB=VREF/28=5000mV/256≈19.5mV（2）最低有效位（LSB）與最大輸出（VOmax）之比，即S=VOmin/VOmax=1/(2n-1)（3）在工程中，通常將n位DAC，采用百分率來(lái)衡量分辨率的高低，即1/2n的百分?jǐn)?shù)。例如，8位DAC，采用百分率表示分辨率為1/28=1/256=0.0039=0.39%392）轉(zhuǎn)換誤差

現(xiàn)實(shí)的DAC由于各元件參數(shù)值存在誤差、基準(zhǔn)電壓不夠穩(wěn)定及運(yùn)算放大器的漂移等，DAC實(shí)際轉(zhuǎn)換精度受轉(zhuǎn)換誤差的影響，低于理論轉(zhuǎn)換精度。轉(zhuǎn)換誤差指實(shí)際輸出的模擬電壓與理想值之間的最大偏差，常用這個(gè)最大偏差與輸出電壓FSR的百分比或LSB的倍數(shù)表示。轉(zhuǎn)換誤差一般是增益誤差、漂移誤差和非線形誤差的綜合指標(biāo)。3）轉(zhuǎn)換速度

轉(zhuǎn)換速度一般由建立時(shí)間決定。建立時(shí)間是指當(dāng)輸入的數(shù)字量變化時(shí)，輸出電壓進(jìn)入與穩(wěn)態(tài)值相差范圍以內(nèi)的時(shí)間。輸入的數(shù)字量變化越大，建立時(shí)間越長(zhǎng)，所以輸入從全0跳變?yōu)槿?（或從全1變?yōu)槿?）時(shí)建立時(shí)間最長(zhǎng)，該時(shí)間稱為滿量程建立時(shí)間。一般技術(shù)手冊(cè)上給出的建立時(shí)間指滿量程建立時(shí)間。此外，還有溫度系數(shù)等技術(shù)指標(biāo)。404）DAC的選用原則在進(jìn)行含有DAC的輸出電路設(shè)計(jì)過程中，對(duì)DAC的選用主要考慮如下幾個(gè)方面。（1）DAC用于什么系統(tǒng)、應(yīng)轉(zhuǎn)換輸出的數(shù)據(jù)位數(shù)、系統(tǒng)的精度及線性度。（2）輸出的模擬信號(hào)類型，包括輸出信號(hào)的范圍、種類（電流型、電壓型）、極性（單、雙極性）、信號(hào)的驅(qū)動(dòng)能力、信號(hào)的變化速度。（3）系統(tǒng)工作頻率的范圍、DAC的轉(zhuǎn)換時(shí)間、轉(zhuǎn)換速度，高速應(yīng)用還是低速應(yīng)用。（4）基準(zhǔn)電壓源的來(lái)源?；鶞?zhǔn)電壓源的幅度、極性及穩(wěn)定性；電壓是固定的還是可調(diào)的，是外部提供還是D/A轉(zhuǎn)換芯片內(nèi)提供等。（5）成本及芯片來(lái)源等因素。4110.2.2典型DAC

1．權(quán)電阻網(wǎng)絡(luò)DAC

目前，工程應(yīng)用的DAC集成芯片較多，本節(jié)主要介紹權(quán)電阻網(wǎng)絡(luò)DAC和R-2R倒T型電阻網(wǎng)絡(luò)DAC的工作原理。

權(quán)電阻網(wǎng)絡(luò)DAC是一種最簡(jiǎn)單、最直接的并行轉(zhuǎn)換電路，在轉(zhuǎn)換時(shí)間上屬于超高速DAC（轉(zhuǎn)換時(shí)間<100ns），但其電阻網(wǎng)絡(luò)的阻值類型隨著轉(zhuǎn)換位數(shù)的增加而增加，這種DAC多應(yīng)用在快速轉(zhuǎn)換的場(chǎng)合。

4位二進(jìn)制權(quán)電阻網(wǎng)絡(luò)DAC電路如圖10.2.4所示。圖中MSB為最高有效位，LSB為最低有效位，VREF為參考電壓，從高位到低位的數(shù)字量D3、D2、D1、D0，分別控制模擬開關(guān)S3、S2、S1、S0。數(shù)字量D為1時(shí)，S連接，相當(dāng)接到“l(fā)”位置；D為0時(shí)，模擬開關(guān)懸空，相當(dāng)接到“0”位置。42

43例10.2.1在4位權(quán)電阻網(wǎng)絡(luò)DAC電路中，若RF=2-4R，VREF=5V，當(dāng)輸入數(shù)字量為D3D2D1D0=1010時(shí)，求相應(yīng)的模擬輸出電壓Vo。解：由式（10-6），4位權(quán)電阻網(wǎng)絡(luò)DAC電路的模擬輸出電壓為Vo=-IRF=-RF/RVREF(D023+D122+D221+D320)代入RF=2-4R，VREF=5V，D3D2D1D0=1010，得Vo=-R/R×5×(8+2)/24=-5×10/16=-3.125V44例10.2.1

在4位權(quán)電阻網(wǎng)絡(luò)DAC電路中，若RF=2-4R，VREF=5V，當(dāng)輸入數(shù)字量為D3D2D1D0=1010時(shí)，求相應(yīng)的模擬輸出電壓Vo。解：

由式（10-6），4位權(quán)電阻網(wǎng)絡(luò)DAC電路的模擬輸出電壓為Vo=-IRF=-RF/RVREF(D023+D122+D221+D320)代入RF=2-4R，VREF=5V，D3D2D1D0=1010，得Vo=-R/R×5×(8+2)/24=-5×10/16=-3.125V45圖10.2.44位二進(jìn)制權(quán)電阻網(wǎng)絡(luò)DAC電路46

2．R-2R倒T型電阻網(wǎng)絡(luò)DAC圖10.2.5R-2R倒T型電阻網(wǎng)絡(luò)DAC內(nèi)部結(jié)構(gòu)原理

在目前應(yīng)用的DAC中，通常采用R-2R倒T型電阻網(wǎng)絡(luò)DAC，其內(nèi)部結(jié)構(gòu)原理如圖10.2.5所示。47圖10.2.6電阻網(wǎng)絡(luò)的等效電路

在圖中，根據(jù)集成反向放大器的“虛假短路”概念（即V-≈V+≈0），無(wú)論開關(guān)S3、S2、S1、S0與哪一邊接通，各2R電阻的上端都相當(dāng)于接通地電位端，其電阻網(wǎng)絡(luò)的等效電路如圖10.2.6所示。48

設(shè)圖中電路的總電流為I，從電路中可以看出，分別從11'，22'，33'，44'每個(gè)端口向左看的等效電阻都是R，這樣可以推導(dǎo)出從參考電源流入電阻網(wǎng)絡(luò)的總電流為:

I=VREF/R（10.2.3）

其中，流過4'4端的電阻支路的電流為I/2，流過3'3端、2'2端、1'1端各電阻支路的電流分別為I/4、I/8、I/16。在圖10-12中，開關(guān)S3～S0受數(shù)字量D3D2D1D0的控制。當(dāng)某位數(shù)字量Di為“1”時(shí)（如D0=1），控制相應(yīng)的開關(guān)（如S0=1）與放大器的反相輸入端接通，相應(yīng)電阻支路的電流（I/16）流過反向放大器的反饋電阻RF后，其輸出電壓VO=-IRF；當(dāng)某位數(shù)字量為“0”時(shí)，控制相應(yīng)的開關(guān)與地電位端接通，相應(yīng)的電流不流過放大器的反饋電阻RF。這樣，電路中流過放大器反饋電阻的總電流為:

I=D3I/2+D2I/4+D1I/8+D0I/16（10.2.4）49

根據(jù)“虛地”概念，有VO=-IRF。如果取反饋電阻RF=R，并將式（10.2.3）和式（10.2.4）代入，則輸出電壓為:

VO=-RFI/24?(D323+D222+D121+D020)=-VREF?RF/R?24?(D323+D222+D121+D020)

=-VREF/24?(D323+D222+D121+D020)

（10.2.5）

式（10.2.5）表明，輸出模擬電壓正比于輸入的數(shù)字量，實(shí)現(xiàn)了數(shù)字量轉(zhuǎn)換為模擬量的功能。

對(duì)于n位R-2R倒T型電阻網(wǎng)絡(luò)DAC，輸入為n位二進(jìn)制數(shù)字量Dn-1Dn-2…D1D0，輸出的模擬電壓為:VO=-VREF/2n?(Dn-12n-1+Dn-22n-2+…+D121+D020)（10.2.6）5010.2.2典型DAC例10.2.1

4位R-2R倒T型電阻網(wǎng)絡(luò)DAC如圖10.2.5所示，假定RF=R，VREF=5V。求：①該電路的FSR；②最小輸出電壓VOmin；③百分?jǐn)?shù)表示的分辨率；④最大輸出電壓VOmax；⑤當(dāng)輸入數(shù)字量D3D2D1D0=1000時(shí)的模擬輸出值Vo。

5110.2.3DAC接口應(yīng)用1．概述

目前應(yīng)用的DAC芯片種類繁多，不同形式的DAC與處理器接口有所不同。下面，重點(diǎn)介紹DAC0832及接口應(yīng)用。

DAC0832是美國(guó)國(guó)家半導(dǎo)體公司采用CMOS工藝生產(chǎn)的8位D/A轉(zhuǎn)換集成電路芯片。它具有與微控制器連接簡(jiǎn)單、轉(zhuǎn)換控制方便、價(jià)格低廉等特點(diǎn)，因而得到了廣泛應(yīng)用。

DAC0832的內(nèi)部結(jié)構(gòu)如圖10.2.7所示，其內(nèi)部有8位輸入寄存器、8位DAC寄存器、8位DAC及門控電路等。由于內(nèi)部無(wú)參考電源，故需要外接。DAC0832輸出是電流型信號(hào)，如要獲得電壓輸出，需要外加運(yùn)放實(shí)現(xiàn)電流/電壓轉(zhuǎn)換電路。由于DAC0832采用了8位輸入寄存器和8位DAC寄存器二次緩沖方式，這樣可以在D/A輸出的同時(shí)輸入下一個(gè)數(shù)據(jù)，以便提高轉(zhuǎn)換速度。DAC0832的輸入數(shù)據(jù)為8位，其邏輯電平與TTL電平兼容，故可以直接與微控制器的數(shù)據(jù)總線相連。52

DAC0832引腳分布如圖10.2.8所示，主要性能如下:

分辨率8位。

轉(zhuǎn)換時(shí)間1μs。

參考電壓±10V。

單電源+5V～+15V。

功耗20mW。

各引腳含義如下:

X1～X8：8位數(shù)字量輸入信號(hào)，其中X8為最低位，X1為最高位。ILE：輸入寄存器的允許信號(hào)，高電平有效。

：片選信號(hào)，低電平有效。

：數(shù)據(jù)寫入輸入寄存器的控制信號(hào)，低電平有效。5310.2.3DAC接口應(yīng)用

：數(shù)據(jù)傳送信號(hào)。它用來(lái)控制何時(shí)允許將輸入寄存器中的內(nèi)容鎖存到8位DAC寄存器中進(jìn)行D/A轉(zhuǎn)換。

：DAC寄存器的寫選通信號(hào)。DAC寄存器的鎖存信號(hào)

在

當(dāng)

和

同時(shí)允許時(shí)，

為高電平，DAC寄存器的輸出隨寄存器的輸入變化。

的負(fù)跳變將輸入寄存器的8位數(shù)字量鎖存到DAC寄存器并開始D/A轉(zhuǎn)換。VREF：參考電壓輸入端。RFB：芯片內(nèi)部反饋電阻的接線端，可直接作為運(yùn)算放大器反饋電阻。IOUTl：電流輸出端1。IOUT2：電流輸出端2。VCC：電源輸入端。AGND：模擬地。通常，它可與數(shù)字量地相連，但在防干擾要求較高的場(chǎng)合應(yīng)分開。DGND：數(shù)字地。541.概述圖10.2.7DAC0832的內(nèi)部結(jié)構(gòu)圖10.2.8DAC0832引腳分布552．接口方式及工作原理圖10.2.9DAC0832工作方式

根據(jù)DAC0832的

、

、

、

控制端的不同組合接法，可以有如下三種工作方式，如圖10.2.9所示。56

在直通工作方式下，

、

、

、

接數(shù)字地，ILE接高電平+5V，芯片處于直通狀態(tài)。只要輸入數(shù)字量D0～D7，就立即進(jìn)行D/A轉(zhuǎn)換，并輸出轉(zhuǎn)換結(jié)果。此方式不易實(shí)現(xiàn)接口控制，用得較少。

在單緩沖工作方式下，兩個(gè)寄存器中一個(gè)處于直通狀態(tài)，另一個(gè)處于受控鎖存器狀態(tài)或兩個(gè)寄存器同步受控。該方式適用于只有一路模擬輸出或有多路輸出，但不要求多路同時(shí)輸出的場(chǎng)合。圖10.2.10所示為單緩沖工作方式下DAC0832與微控制器的一種連接方法。只要在DAC0832輸出端配置一個(gè)單極性電壓運(yùn)算放大器，即可實(shí)現(xiàn)單極性的D/A轉(zhuǎn)換輸出。當(dāng)模擬量輸入在00～FFH時(shí)，電壓的輸出量在0～-VREF之間。單極性電路輸入數(shù)據(jù)與輸出電壓關(guān)系如表10.2.1所示。5710.2.3DAC接口應(yīng)用單極性電路輸入數(shù)據(jù)與輸出電壓關(guān)系雙極性電路輸入數(shù)據(jù)與輸出電壓關(guān)系DAC鎖存內(nèi)容模擬輸出電壓UOUTDAC鎖存內(nèi)容模擬輸出電壓UOUTMSBLSBMSBLSB11111111-(255/256)VREF11111111+(127/128)VREF10000001-(129/256)VREF10000001+(1/128)VREF10000000-(128/256)VREF=-(1/2)VREF10000000001111111-(127/256)VREF01111111-(1/128)VREF00000001-(1/256)VREF00000001-(127/128)VREF00000000000000000-VREF表10.2.1單極性與雙極性電路輸入數(shù)據(jù)與輸出電壓關(guān)系58圖10.2.10單緩沖異步接口

對(duì)多路D/A轉(zhuǎn)換接口要求同步進(jìn)行D/A轉(zhuǎn)換輸出時(shí)，必須采取雙緩沖同步接口方式，如圖10.2.11所示。數(shù)字量的輸入鎖存和D/A轉(zhuǎn)換輸出分兩步完成，即微控制器數(shù)據(jù)總線分時(shí)向各路DAC輸入待轉(zhuǎn)換的數(shù)字量，并鎖存到各路的輸入寄存器，對(duì)所有的DAC發(fā)出控制信號(hào)，使各個(gè)DAC輸入寄存器中的數(shù)據(jù)實(shí)現(xiàn)D/A轉(zhuǎn)換輸出。圖10.2.11雙緩沖同步接口59

在實(shí)際應(yīng)用中，有時(shí)不僅需要單極性輸出，還需要雙極性輸出。DAC0832輸出端配置有兩級(jí)運(yùn)算放大器，可實(shí)現(xiàn)雙極性電壓的D/A轉(zhuǎn)換輸出，如圖10.2.12所示。由于圖中的VREF為5V，所以電路中第一級(jí)運(yùn)放輸出為單極性電壓-5～0V，第二級(jí)運(yùn)放輸出為雙極性電壓±5V。雙極性電路輸入數(shù)據(jù)與輸出電壓關(guān)系如表10.2.1所示，輸出信號(hào)的最大幅值由D/A的參考電壓VREF決定。圖10.2.12DAC0832雙極性單緩沖工作電路60

雙極性單緩沖工作方式電路的輸入寄存器選擇信號(hào)及數(shù)據(jù)傳送信號(hào)都與片選信號(hào)相連，兩級(jí)寄存器的寫信號(hào)

、

可由微控制器的

端控制，使兩個(gè)寄存器同時(shí)選通及鎖存，當(dāng)片選信號(hào)選中DAC0832后，只要

發(fā)出控制信號(hào)，DAC0832就能一步完成數(shù)字量的輸入鎖存和D/A轉(zhuǎn)換輸出。

DAC0832具有數(shù)字量的輸入鎖存功能，故數(shù)字量可以直接從微控制器并行P0口送出。由于DAC0832是電流型輸出，需要外配置運(yùn)算放大器將電流輸出轉(zhuǎn)換為電壓輸出。61第11章數(shù)字系統(tǒng)與可編程邏輯器件簡(jiǎn)介11.1概述11.2可編程邏輯器件PLD簡(jiǎn)介62本章要求1.了解數(shù)字系統(tǒng)的基本概念和自頂向下的模塊化設(shè)計(jì)方法，了解掌握數(shù)據(jù)通路和數(shù)字子系統(tǒng)。2.了解數(shù)字集成電路，掌握集成電路的制造技術(shù)類型，集成電路的封裝類型，規(guī)模類型和使用特性等。3.掌握可編程邏輯器件（ProgrammableLogicDevice，PLD）概念和組成原理等。6311.1概述11.1.1基本概念

在數(shù)字電路中，無(wú)論是組合邏輯電路還是時(shí)序邏輯電路，它們的功能都相對(duì)單一，通常使用真值表、狀態(tài)圖、狀態(tài)表等數(shù)學(xué)工具就可以進(jìn)行描述。在實(shí)際應(yīng)用項(xiàng)目中，人們往往需要用到各種功能復(fù)雜的數(shù)字系統(tǒng)。1．什么是數(shù)字系統(tǒng)

在數(shù)字電子技術(shù)領(lǐng)域，由各種邏輯器件構(gòu)成的能夠?qū)崿F(xiàn)某種單一特定功能的電路稱為功能部件級(jí)電路，它們只能完成單一功能。而由若干數(shù)字電路和邏輯部件構(gòu)成的能夠?qū)崿F(xiàn)數(shù)據(jù)存儲(chǔ)、傳輸和處理等復(fù)雜功能的數(shù)字設(shè)備，則稱為數(shù)字系統(tǒng)。電子計(jì)算機(jī)就是一個(gè)典型的復(fù)雜數(shù)字系統(tǒng)。6411.1.1基本概念2．?dāng)?shù)字系統(tǒng)的一般結(jié)構(gòu)

所謂數(shù)字系統(tǒng)，是指交互式的以離散形式表示的具有存儲(chǔ)、傳輸、處理信息能力的邏輯子系統(tǒng)的集合物。顯然，數(shù)字系統(tǒng)的功能、性能、規(guī)模遠(yuǎn)遠(yuǎn)超出了一般中小規(guī)模數(shù)字邏輯電路的范圍。從本質(zhì)上看，數(shù)字系統(tǒng)的核心問題仍是邏輯設(shè)計(jì)問題。邏輯設(shè)計(jì)是實(shí)現(xiàn)子系統(tǒng)和整個(gè)系統(tǒng)的結(jié)構(gòu)與功能的過程，從而最終完成系統(tǒng)所期望的信息存儲(chǔ)、傳輸、處理任務(wù)。65

傳輸是信息通過空間進(jìn)行移動(dòng)，在邏輯電路中金屬導(dǎo)線提供了信息傳輸?shù)耐贰Ｔ诓⑿袀鬏斨?，一組導(dǎo)線中的每條都可以傳遞一個(gè)數(shù)字序列中的一位。在串行傳輸中，采用一條導(dǎo)線在時(shí)間上順序地傳輸一個(gè)數(shù)字序列。存儲(chǔ)是信息通過時(shí)間進(jìn)行“搬運(yùn)”。在動(dòng)態(tài)式存儲(chǔ)器中，在規(guī)定的一個(gè)時(shí)間周期內(nèi)，信息用重復(fù)經(jīng)過一個(gè)延遲線的辦法來(lái)保存信息；在靜態(tài)式存儲(chǔ)器中，在規(guī)定的時(shí)間周期內(nèi)，向?qū)Ｓ糜洃洸考懭牖蜃x出所需的信息。

處理是信息按運(yùn)算規(guī)則通過變更已給出信息來(lái)形成新的信息。為了產(chǎn)生新的信息，必須對(duì)已給出的信息進(jìn)行加工處理，其基本方法是算術(shù)運(yùn)算或邏輯運(yùn)算。這樣，電子信號(hào)通過處理電路時(shí)也要花費(fèi)一定的時(shí)間。66

數(shù)字系統(tǒng)的基本結(jié)構(gòu)框圖如圖11.1.1所示，它由輸入部件、輸出部件、存儲(chǔ)部件、處理部件、控制部件五大子系統(tǒng)組成。通常，將存儲(chǔ)部件和處理部件稱為數(shù)字子系統(tǒng)。

存儲(chǔ)部件和處理部件是被控部件，又稱為執(zhí)行部件。它們受控于控制部件，在控制部件的命令下進(jìn)行相應(yīng)的動(dòng)作。圖11.1.1數(shù)字系統(tǒng)的基本結(jié)構(gòu)框圖67

控制部件習(xí)慣上稱為控制器或控制單元，它是數(shù)字系統(tǒng)的核心。數(shù)據(jù)子系統(tǒng)只能決定數(shù)字系統(tǒng)能完成哪些操作，至于什么時(shí)候完成何種操作則完全取決于控制子系統(tǒng)?？刂谱酉到y(tǒng)根據(jù)外部控制信號(hào)決定系統(tǒng)是否啟動(dòng)工作，根據(jù)數(shù)據(jù)子系統(tǒng)提供的狀態(tài)信息決定數(shù)據(jù)子系統(tǒng)下一步將完成何種操作，并發(fā)出相應(yīng)的控制信號(hào)控制數(shù)據(jù)子系統(tǒng)實(shí)現(xiàn)這種操作。因此，控制子系統(tǒng)控制數(shù)字系統(tǒng)的整個(gè)操作進(jìn)程。

有無(wú)控制部件就成為區(qū)分系統(tǒng)級(jí)設(shè)備與功能部件級(jí)電路的一個(gè)重要標(biāo)志。凡是具有控制部件且能按照一定程序進(jìn)行操作的，不管其規(guī)模的小，均稱為數(shù)字系統(tǒng)；68

在數(shù)字系統(tǒng)中，存儲(chǔ)部件和處理部件之間通過傳輸線相互連接。由于傳輸信息和處理信息都要花費(fèi)時(shí)間，因此存儲(chǔ)部件和處理部件要求在規(guī)定的時(shí)間間隔內(nèi)源源不斷地獲得信息。當(dāng)信息被傳輸?shù)教幚聿考冶惶幚頃r(shí)，存儲(chǔ)部件則保存并源源不斷地供給信息，而計(jì)算的結(jié)果又被返回傳輸?shù)酱鎯?chǔ)部件。在數(shù)字系統(tǒng)中，這種活動(dòng)是周期性的。存儲(chǔ)部件獲得信息并被傳送輸處理部件加工處理；加工處理后的更新信息又被傳輸?shù)酱鎯?chǔ)部件。之后，又開始另一新的周期。

數(shù)字系統(tǒng)既然是交互式的，必須從外部環(huán)境接收信息，并將處理的結(jié)果信息供給外部環(huán)境，這部分工作通常由人機(jī)接口設(shè)備來(lái)實(shí)現(xiàn)。在圖11.1.1中，輸入部件和輸出部件就體現(xiàn)了這種功能。69

在簡(jiǎn)單的情況下，輸入部件可看作被處理的信息源，而輸出部件可看作計(jì)算結(jié)果的輸出顯示或打印接收器。

在數(shù)字系統(tǒng)中，處理部件與存儲(chǔ)部件之間的協(xié)調(diào)配合是非常重要的。處理部件必須告訴所使用的運(yùn)算規(guī)則集，存儲(chǔ)部件一旦獲得新的信息就要抹掉舊的信息。數(shù)據(jù)信息在圖11.1.1中用雙線表示，控制信息在圖中用細(xì)線表示。在數(shù)字系統(tǒng)中，不論是數(shù)據(jù)信息還是控制信息，都可以用完全相同的方法來(lái)存儲(chǔ)、傳輸和處理。703．?dāng)?shù)字系統(tǒng)與邏輯功能部件的區(qū)別

一般來(lái)說(shuō)，只要按預(yù)定要求能夠產(chǎn)生或加工處理數(shù)字信息的裝置都可看作一個(gè)獨(dú)立的數(shù)字系統(tǒng)，而邏輯功能部件的作用卻比較單一。

數(shù)字系統(tǒng)通常由若干邏輯功能部件組成，并由一個(gè)控制部件統(tǒng)一指揮。就數(shù)字系統(tǒng)的設(shè)計(jì)過程而言，總是從總體任務(wù)開始。首先分析設(shè)計(jì)任務(wù)，明確系統(tǒng)應(yīng)滿足的要求和應(yīng)具備的功能，確定總體任務(wù)。然后把總體任務(wù)劃分成若干局部任務(wù)，每個(gè)局部任務(wù)都由一個(gè)相應(yīng)的子系統(tǒng)完成。如果子系統(tǒng)比較復(fù)雜，可以進(jìn)一步劃分，直到每個(gè)局部任務(wù)都十分明確且易于實(shí)現(xiàn)。劃分出來(lái)的子系統(tǒng)一般就是一個(gè)邏輯功能部件，如加法器、乘法器、譯碼器、寄存器、存儲(chǔ)器等，它們都是典型的邏輯功能部件，可稱為邏輯系統(tǒng)。71

由于每個(gè)邏輯子系統(tǒng)只擔(dān)負(fù)局部任務(wù)，把這些子系統(tǒng)合并為大系統(tǒng)時(shí)，就必須有一個(gè)控制部件來(lái)統(tǒng)一協(xié)調(diào)和管理各子系統(tǒng)的工作，按一定的程序統(tǒng)一指揮整個(gè)系統(tǒng)工作。因此有沒有控制部件是區(qū)別數(shù)字系統(tǒng)和邏輯功能部件的重要標(biāo)志。凡有控制部件，且能按一定程序進(jìn)行操作的系統(tǒng)，不論其規(guī)模大小，一律看作一個(gè)數(shù)字系統(tǒng)。沒有控制部件又不能按一定程序操作的系統(tǒng)只能看成是一個(gè)邏輯部件或子系統(tǒng)。

從設(shè)計(jì)方法來(lái)看，數(shù)字系統(tǒng)級(jí)的設(shè)計(jì)和邏輯功能部件級(jí)的設(shè)計(jì)是沿不同途徑進(jìn)行的。一個(gè)邏輯功能部件的設(shè)計(jì)是先按任務(wù)要求，建立真值表或狀態(tài)表，給出邏輯功能描述，然后進(jìn)行邏輯化簡(jiǎn)或狀態(tài)化簡(jiǎn)，最后完成邏輯電路的設(shè)計(jì)。這種設(shè)計(jì)過程稱為自下而上的設(shè)計(jì)方法。72

數(shù)字系統(tǒng)的設(shè)計(jì)方法是一個(gè)自上而下的過程，又稱為自頂向下的設(shè)計(jì)過程。整個(gè)設(shè)計(jì)過程包含一系列試探過程。在設(shè)計(jì)最終完成之前，設(shè)計(jì)者不可能確定所有的細(xì)節(jié)。在系統(tǒng)被劃分成子系統(tǒng)的過程中，會(huì)有不同的方案需要試探、比較和驗(yàn)證。在完成了各個(gè)子系統(tǒng)的設(shè)計(jì)之后，又有一個(gè)把子系統(tǒng)連成整體并進(jìn)行整體功能驗(yàn)證和檢查的過程。若不能滿足要求，則需要進(jìn)行修改，修正子系統(tǒng)的劃分。通常，經(jīng)過一定的反復(fù)才能真正完成一個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)。

正確、合理地劃分子系統(tǒng)是數(shù)字系統(tǒng)設(shè)計(jì)成功與否的關(guān)鍵，控制部件是用來(lái)統(tǒng)一協(xié)調(diào)各子系統(tǒng)工作的核心，它的設(shè)計(jì)是數(shù)字系統(tǒng)級(jí)設(shè)計(jì)的重要方面。7311.1.2數(shù)據(jù)通路1．總線的概念

數(shù)字系統(tǒng)內(nèi)部主要的工作過程是數(shù)據(jù)信息傳輸和加工處理的過程。在系統(tǒng)內(nèi)部，數(shù)據(jù)傳輸非常頻繁。例如，在三個(gè)寄存器R1、R2、R3之間相互連接傳輸數(shù)據(jù)，需要六組傳送線。當(dāng)數(shù)字系統(tǒng)很復(fù)雜時(shí)，所需的寄存器數(shù)目就越多，控制線路也變得非常復(fù)雜。為了減少數(shù)據(jù)傳送線、節(jié)省器件、提高可靠性和便于控制，通常將一些寄存器之間的數(shù)據(jù)傳送通路進(jìn)行歸并，成為一種傳輸線結(jié)構(gòu)，即總線形式。

所謂數(shù)據(jù)總線就是多個(gè)信息源分時(shí)傳送數(shù)據(jù)到多個(gè)目的地的傳輸通路。在數(shù)字系統(tǒng)中，總線是多個(gè)邏輯子系統(tǒng)的連接紐帶，假如一組導(dǎo)線只連接一個(gè)信息源和一個(gè)負(fù)載就不能稱為總線。74

數(shù)字系統(tǒng)內(nèi)部主要的工作過程是數(shù)據(jù)信息傳輸和加工處理的過程。在系統(tǒng)內(nèi)部，數(shù)據(jù)傳輸非常頻繁。例如，在三個(gè)寄存器R1、R2、R3之間相互連接傳輸數(shù)據(jù)，需要六組傳送線。當(dāng)數(shù)字系統(tǒng)很復(fù)雜時(shí)，所需的寄存器數(shù)目就越多，控制線路也變得非常復(fù)雜。為了減少數(shù)據(jù)傳送線、節(jié)省器件、提高可靠性和便于控制，通常將一些寄存器之間的數(shù)據(jù)傳送通路進(jìn)行歸并，成為一種傳輸線結(jié)構(gòu)，即總線形式。

所謂數(shù)據(jù)總線，就是多個(gè)信息源分時(shí)傳送數(shù)據(jù)到多個(gè)目的地的傳輸通路。在數(shù)字系統(tǒng)中，總線是多個(gè)邏輯子系統(tǒng)的連接紐帶，假如一組導(dǎo)線只連接一個(gè)信息源和一個(gè)負(fù)載就不能稱為總線。總線每次只允許一個(gè)數(shù)據(jù)流進(jìn)入總線，即同一時(shí)刻只能傳送多信息源中的某一個(gè)，這就需要在總線始端對(duì)進(jìn)入總線的信息有選擇地加以控制。同樣，總線終端輸出數(shù)據(jù)要送往何處，也需要有選擇地加以控制，這個(gè)任務(wù)由控制部件來(lái)完成。752．總線的邏輯結(jié)構(gòu)

如果總線的始端與終端是固定不變的，即信息只能從始端向終端傳送，這種結(jié)構(gòu)稱為單向總線。例如，計(jì)算機(jī)系統(tǒng)中的地址總線就是單方向的。在計(jì)算機(jī)系統(tǒng)中，數(shù)據(jù)總線釆用雙向進(jìn)行數(shù)據(jù)傳送。

通常，組成總線結(jié)構(gòu)的邏輯結(jié)構(gòu)可以采用多路選擇器、三態(tài)門等方式實(shí)現(xiàn)，在數(shù)字系統(tǒng)中，雙向數(shù)據(jù)總線的邏輯結(jié)構(gòu)示意圖如圖11.1.2所示。

在圖中，只畫出總線中的兩位數(shù)據(jù)位。接收控制信號(hào)與發(fā)送控制信號(hào)由控制部件給出，分別加到兩組三態(tài)門的禁止端。這兩組控制信號(hào)不能同時(shí)有效，即當(dāng)接收控制信號(hào)有效時(shí)，左列的三態(tài)門打開；右列的三態(tài)門輸出與總線斷開，因而數(shù)據(jù)由右面?zhèn)魉偷阶竺?。?dāng)發(fā)送控制信號(hào)有效時(shí)，右列的三態(tài)門工作；左列的三態(tài)門輸出與總線斷開，因而數(shù)據(jù)由左面?zhèn)魉偷接颐妗?6圖11.1.2雙向數(shù)據(jù)總線的邏輯結(jié)構(gòu)示意圖77

由三態(tài)門構(gòu)成的多邏輯部件數(shù)據(jù)總線結(jié)構(gòu)，如圖11.1.3所示。圖中發(fā)送數(shù)據(jù)的三個(gè)寄存器A、B、C通過三態(tài)門與數(shù)據(jù)總線BUS相連接；接收數(shù)據(jù)的寄存器D、E、F直接接在BUS上，并由寄存器的選通信號(hào)LDi作為接收控制信號(hào)。當(dāng)三態(tài)門的使能控制端信號(hào)j→BUS為1時(shí)，發(fā)送寄存器的數(shù)據(jù)將發(fā)送到總線BUS上，接收寄存器通過選通控制信號(hào)LD將數(shù)據(jù)接收到相應(yīng)的寄存器中。當(dāng)三態(tài)門使能控制端信號(hào)→BUS為0時(shí)，該三態(tài)門輸出端呈現(xiàn)高阻抗?fàn)顟B(tài)，相當(dāng)于該三態(tài)門與BUS斷開。三態(tài)門的這種特性，保證了總線上信息的分時(shí)傳送。而且邏輯結(jié)構(gòu)清晰，使用的邏輯元件少。通過增加相應(yīng)器件，還能構(gòu)成雙向數(shù)據(jù)總線，實(shí)現(xiàn)數(shù)據(jù)的雙向傳送。

在數(shù)字系統(tǒng)中，三態(tài)門構(gòu)成的數(shù)據(jù)總線可以有效地連接各個(gè)邏輯子系統(tǒng)，因而得到了廣泛應(yīng)用。78圖11.1.3多邏輯部件數(shù)據(jù)總線結(jié)構(gòu)7911.1概述11.1.3子系統(tǒng)的組成1．?dāng)?shù)字子系統(tǒng)

數(shù)據(jù)子系統(tǒng)的功能是實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)、傳送和處理，通常由存儲(chǔ)部件、運(yùn)算部件、數(shù)據(jù)通路、控制點(diǎn)及條件組成。存儲(chǔ)部件用來(lái)存儲(chǔ)各種數(shù)據(jù)，包括初始數(shù)據(jù)、中間數(shù)據(jù)和處理結(jié)果，常用觸發(fā)器（寄存器）、計(jì)數(shù)器和隨機(jī)存取存儲(chǔ)器（RAM）作為存儲(chǔ)部件；運(yùn)算部件用來(lái)對(duì)二進(jìn)制數(shù)據(jù)進(jìn)行變換和處理，常用的組合運(yùn)算部件有加法器、減法器、乘法器、除法器、比較器等，常用的時(shí)序運(yùn)算部件有計(jì)數(shù)器和移位寄存器等；80數(shù)據(jù)通路用來(lái)連接系統(tǒng)中的存儲(chǔ)器、運(yùn)算部件及其他部件，常用導(dǎo)線和數(shù)據(jù)選擇器等部件來(lái)實(shí)現(xiàn)其功能；控制點(diǎn)是數(shù)據(jù)子系統(tǒng)中接收控制信號(hào)的組件輸入點(diǎn)，控制信號(hào)通過它們實(shí)現(xiàn)運(yùn)算部件操作、數(shù)據(jù)通路選擇及寄存器的置數(shù)等控制操作，以集成觸發(fā)器為例，其時(shí)鐘輸入端和異步清0、置1端均可作為控制點(diǎn)；條件是數(shù)據(jù)子系統(tǒng)輸出的一部分，控制子系統(tǒng)利用它來(lái)決定條件控制信號(hào)或其他操作序列。其中，條件可以被看作數(shù)據(jù)子系統(tǒng)提供給控制子系統(tǒng)的操作狀態(tài)信息。812．控制子系統(tǒng)

控制子系統(tǒng)是數(shù)字系統(tǒng)的核心，通?？梢杂糜布℉ardware）、軟件（Software）、可編程器件PLD和微程序（Micro-program）等方法予以實(shí)現(xiàn)。數(shù)字系統(tǒng)控制子系統(tǒng)的軟件實(shí)現(xiàn)方法已超出本課程的教學(xué)內(nèi)容，此處將不作介紹；PLD實(shí)現(xiàn)方法依賴新的可編程描述工具語(yǔ)言。本節(jié)只簡(jiǎn)單地介紹數(shù)字系統(tǒng)的硬件實(shí)現(xiàn)方法和微程序?qū)崿F(xiàn)方法。82實(shí)現(xiàn)控制子系統(tǒng)一般包括以下幾個(gè)步驟。（1）根據(jù)所采用的數(shù)據(jù)子系統(tǒng)結(jié)構(gòu)，導(dǎo)出合適的系統(tǒng)控制算法（ASM圖或算法文件）。（2）根據(jù)導(dǎo)出的系統(tǒng)控制算法，畫出系統(tǒng)的控制狀態(tài)圖。（3）采用同步時(shí)序邏輯電路的設(shè)計(jì)方法或微程序設(shè)計(jì)方法，實(shí)現(xiàn)控制子系統(tǒng)。83

采用同步時(shí)序邏輯電路的設(shè)計(jì)方法設(shè)計(jì)的控制子系統(tǒng)稱為硬件控制器，采用微程序設(shè)計(jì)方法設(shè)計(jì)的控制子系統(tǒng)稱為微程序控制器。無(wú)論采用哪種設(shè)計(jì)方法，都要盡量使用MSI或LSI芯片，減小系統(tǒng)的體積，降低系統(tǒng)的成本，提高系統(tǒng)的性價(jià)比。（1）硬件控制器的實(shí)現(xiàn)方法。

硬件控制器的實(shí)現(xiàn)方法與同步時(shí)序邏輯電路的設(shè)計(jì)方法并無(wú)多大差別。由于常常以計(jì)數(shù)器或移位寄存器為核心進(jìn)行設(shè)計(jì)，因此在一般情況下，這種實(shí)現(xiàn)方法不需要對(duì)控制狀態(tài)圖進(jìn)行化簡(jiǎn)。使用計(jì)數(shù)器進(jìn)行設(shè)計(jì)時(shí)，狀態(tài)編碼要注意按照計(jì)數(shù)器的規(guī)律進(jìn)行編碼，盡量多使用MSI計(jì)數(shù)器的計(jì)數(shù)功能來(lái)實(shí)現(xiàn)控制器的狀態(tài)轉(zhuǎn)換；使用移位寄存器進(jìn)行設(shè)計(jì)時(shí)，狀態(tài)編碼要注意按照移位寄存器的規(guī)律進(jìn)行編碼，盡量多使用MSI移位寄存器的移位功能來(lái)實(shí)現(xiàn)控制器的狀態(tài)轉(zhuǎn)換。84（2）微程序控制器的實(shí)現(xiàn)方法。

在微程序控制器的實(shí)現(xiàn)方法中，控制算法中的每條語(yǔ)句稱為一條微指令，每條微指令中的一個(gè)基本操作稱為微操作。一條微指令可有多個(gè)微操作，它們的編碼為微指令的操作碼。描述一個(gè)算法的全部微指令的有序集合就稱為微程序。

微程序控制器實(shí)現(xiàn)方法的基本思想是：將反映系統(tǒng)控制過程的控制算法以微指令的形式存放在控制存儲(chǔ)器中，逐條將它們?nèi)〕霾⑥D(zhuǎn)化為系統(tǒng)的各種控制信號(hào)，從而實(shí)現(xiàn)預(yù)定的控制過程。這種實(shí)現(xiàn)方法稱為微程序設(shè)計(jì)方法，用微程序設(shè)計(jì)方法設(shè)計(jì)的控制器稱為微程序控制器。

與硬件控制器相比，微程序控制器具有結(jié)構(gòu)簡(jiǎn)單、修改方便、通用性強(qiáng)的突出優(yōu)點(diǎn)。如果控制器非常簡(jiǎn)單、狀態(tài)不多時(shí)，因使用控制存儲(chǔ)器會(huì)存在一些浪費(fèi)。使用微程序控制器反而有可能增加系統(tǒng)成本。在決定采用微程序控制器前，應(yīng)該估算一下系統(tǒng)的綜合成本。8511.1.4數(shù)字系統(tǒng)設(shè)計(jì)過程

當(dāng)前，數(shù)字系統(tǒng)設(shè)計(jì)普遍釆用自頂向下（Top-Down）的設(shè)計(jì)方法，這里的“頂”是指系統(tǒng)的功能；“向下”是指將系統(tǒng)由大到小、由粗到細(xì)地進(jìn)行分解，直至可用基本模塊實(shí)現(xiàn)。自頂向下設(shè)計(jì)方法的一般過程大致上可以分為四步，如圖11.1.4所示。圖11.1.4數(shù)字系統(tǒng)設(shè)計(jì)過程861．系統(tǒng)調(diào)研，確定總體方案

接受一個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)任務(wù)后，首先應(yīng)對(duì)設(shè)計(jì)課題進(jìn)行充分的調(diào)研，深入了解待設(shè)計(jì)系統(tǒng)的功能、使用環(huán)境與使用要求，選取合適的工作原理與實(shí)現(xiàn)方法，確定系統(tǒng)設(shè)計(jì)的總體方案，這是整個(gè)設(shè)計(jì)工作中最為困難也最體現(xiàn)設(shè)計(jì)者創(chuàng)意的一個(gè)環(huán)節(jié)。因?yàn)橥还δ艿南到y(tǒng)有多種工作原理和實(shí)現(xiàn)方法可供選擇，方案的優(yōu)劣直接關(guān)系到所設(shè)計(jì)的整個(gè)數(shù)字系統(tǒng)的質(zhì)量。所以，必須對(duì)可以采用的實(shí)現(xiàn)原理、方法的優(yōu)缺點(diǎn)進(jìn)行全面、綜合的比較、評(píng)判，慎重地加以選擇?？偟脑瓌t是所選擇的方案既要滿足系統(tǒng)的要求，又要結(jié)構(gòu)簡(jiǎn)單，實(shí)現(xiàn)方便，具有較高的性價(jià)比。

數(shù)字系統(tǒng)總體方案的優(yōu)劣直接關(guān)系到整個(gè)數(shù)字系統(tǒng)的質(zhì)量與性能，需要根據(jù)系統(tǒng)的功能要求、使用要求及性價(jià)比周密思考后確定。872．邏輯劃分，導(dǎo)出系統(tǒng)框圖

系統(tǒng)總體方案確定以后，可以根據(jù)數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)各自的功能特點(diǎn)，將系統(tǒng)從邏輯上劃分為數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)兩部分，導(dǎo)出包含必要的數(shù)據(jù)信息、控制信息和狀態(tài)信息的結(jié)構(gòu)框圖。

邏輯劃分的原則是怎樣更有利于實(shí)現(xiàn)系統(tǒng)的工作原理，就怎樣進(jìn)行邏輯劃分。為了不使這一步的工作太過復(fù)雜，結(jié)構(gòu)框圖中的各個(gè)邏輯模塊可以比較籠統(tǒng)、抽象，不必受具體芯片型號(hào)的約束。

由于數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)的功能不同，因此數(shù)字系統(tǒng)的邏輯劃分并不太困難。凡是有關(guān)存儲(chǔ)、處理功能的部分，一律歸類于數(shù)據(jù)子系統(tǒng)；凡是有關(guān)控制功能的部分，一律歸類于控制子系統(tǒng)。邏輯劃分后，就可以根據(jù)功能需要畫出整個(gè)系統(tǒng)的結(jié)構(gòu)框圖。883．功能分解，構(gòu)造數(shù)據(jù)子系統(tǒng)

邏輯功能劃分后獲得的數(shù)據(jù)子系統(tǒng)結(jié)構(gòu)框圖中的各個(gè)模塊比較抽象，功能可能比較復(fù)雜，必須進(jìn)一步對(duì)這些模塊進(jìn)行功能分解，直到可用合適的芯片或模塊來(lái)實(shí)現(xiàn)具體的存儲(chǔ)和處理功能。適當(dāng)連接這些芯片、模塊，就可構(gòu)造出數(shù)據(jù)子系統(tǒng)的詳細(xì)結(jié)構(gòu)。必須注意，為了簡(jiǎn)化控制子系統(tǒng)的設(shè)計(jì)，數(shù)據(jù)子系統(tǒng)不僅結(jié)構(gòu)簡(jiǎn)單、清晰，而且便于控制4．算法設(shè)計(jì)，實(shí)現(xiàn)控制子系統(tǒng)

根據(jù)導(dǎo)出的數(shù)據(jù)子系統(tǒng)結(jié)構(gòu)，編制出數(shù)字系統(tǒng)的控制算法，得到數(shù)字系統(tǒng)的控制狀態(tài)圖，并采用同步時(shí)序邏輯電路設(shè)計(jì)的方法完成控制子系統(tǒng)的設(shè)計(jì)。

數(shù)字系統(tǒng)的控制算法反映了控制子系統(tǒng)對(duì)數(shù)據(jù)子系統(tǒng)的控制過程，它與系統(tǒng)所采用的數(shù)據(jù)子系統(tǒng)的結(jié)構(gòu)密切相關(guān)。89

一般來(lái)講，數(shù)據(jù)子系統(tǒng)通常為人們熟悉的各種功能電路，無(wú)論是采用現(xiàn)成模塊還是自行設(shè)計(jì)，都有一些固定的方法可循，不用花費(fèi)太多精力。相對(duì)來(lái)說(shuō)，控制子系統(tǒng)的設(shè)計(jì)要復(fù)雜得多。因此，人們往往認(rèn)為數(shù)字系統(tǒng)設(shè)計(jì)的主要任務(wù)就是設(shè)計(jì)一個(gè)好的控制子系統(tǒng)。

經(jīng)過上述四個(gè)步驟后，數(shù)字系統(tǒng)設(shè)計(jì)在理論上已經(jīng)完成。為了保證系統(tǒng)設(shè)計(jì)的正確性和可靠性，有條件的話，可以先采用電子設(shè)計(jì)自動(dòng)化（EDA）軟件對(duì)所設(shè)計(jì)的系統(tǒng)進(jìn)行仿真，然后用具體器件搭設(shè)電路。

搭設(shè)電路時(shí)，一般按自底向上的順序進(jìn)行。這樣做，不僅有利于單個(gè)電路的調(diào)試，而且有利于整個(gè)系統(tǒng)的聯(lián)調(diào)。因此，嚴(yán)格地講，數(shù)字系統(tǒng)設(shè)計(jì)的完整過程應(yīng)該是“自頂向下設(shè)計(jì)，自底向上集成”。90

子系統(tǒng)的劃分過程，實(shí)際上是把總體任務(wù)劃分成若干個(gè)分任務(wù)的過程。這項(xiàng)工作完成的好壞可由下列原則進(jìn)行初步衡量：（1）對(duì)所要解決的總體任務(wù)是否已全部清楚地描述出來(lái)。（2）是否有更清楚、更簡(jiǎn)單的描述可以概括所要解決的問題。（3）在考慮子系統(tǒng)劃分時(shí)，各子系統(tǒng)所承擔(dān)的分任務(wù)是否清楚、明確，是否有更簡(jiǎn)單、更明確的劃分方式。（4）各子系統(tǒng)之間的相互關(guān)系是否明確，它們之間的相互關(guān)系是怎樣的。（5）控制部分和被控部分是否清楚明確，它們之間的控制關(guān)系是怎樣的。

子系統(tǒng)的劃分是數(shù)字系統(tǒng)設(shè)計(jì)的開始，可稱為數(shù)字系統(tǒng)的初步設(shè)計(jì)。在此階段，務(wù)必要明確總體任務(wù)與各子系統(tǒng)之間的關(guān)系，尋找可以“解決問題”的集成電路。數(shù)字系統(tǒng)的上述設(shè)計(jì)過程主要是針對(duì)采用標(biāo)準(zhǔn)集成電路的系統(tǒng)而言的。9111.1.5數(shù)字集成電路簡(jiǎn)介1．集成電路的制造技術(shù)類型

數(shù)字電路實(shí)現(xiàn)的邏輯功能，都是以集成電路（IC）形式體現(xiàn)的，它們具有體積小、可靠性高、功耗低、集成度高等特點(diǎn)，在數(shù)字系統(tǒng)設(shè)計(jì)中得到了廣泛應(yīng)用。

按制造集成電路的工藝技術(shù)來(lái)說(shuō)，目前廣泛使用CMOS電路和TTL電路兩種類型。CMOS已成為主導(dǎo)技術(shù)，并有可能取代TTL。兩者相比，前者功耗小，集成度高，而后者速度快，但集成度不如CMOS。92（1）CMOS系列。

金屬氧化物半導(dǎo)體晶體管作為開關(guān)元件的門電路叫作MOS電路。MOS電路有三種：使用P溝道管的PMOS電路；使用N溝道管的NMOS電路；同時(shí)使用P溝道管和N溝道管的CMOS電路，由于具有更好的性能，得到了廣泛應(yīng)用。

就直流電源而言，高速CMOS可分為+5V和+3.3V兩類。采用3.3V電源是對(duì)5V電源的改進(jìn)，是為了減少功耗的研究成果。由于功耗與直流電壓伏特的平方成比例，從5V減為3.3V，可將電源功耗減少34%。93①采用5V直流電壓的基本CMOS系列。有如下型號(hào)：74HC、74HCT、74AC、74ACT、74AHC、74AHCT。②采用3.3V直流電壓的基本CMOS系列。有如下型號(hào)：74LV、74LVC、74ALVC。③CMOS和TTL技術(shù)相結(jié)合而成的BiCMOS系列。有如下型號(hào)：74BCT、74ABT、74LVT、74ALB，BiCMOS系列是最先進(jìn)的系列。94（2）TTL系列。

TTL是晶體管-晶體管邏輯電路工藝制造技術(shù)的英文縮寫，它自始至終都是十分流行的IC數(shù)字技術(shù)。最大的優(yōu)點(diǎn)是它不像CMOS那樣對(duì)靜電放電非常敏感，因此在實(shí)驗(yàn)室和數(shù)字系統(tǒng)應(yīng)用中更為實(shí)用，不必?fù)?dān)心實(shí)際操作中的問題。

TTL系列的IC由5V直流電源供電，按產(chǎn)品發(fā)明的先后次序，有下列型號(hào)系列：74（標(biāo)準(zhǔn)TTL，不帶字母）、74S、74AS、74LS、74ALS、74F（高速TTL）。

需要指出，無(wú)論是CMOS還是TTL74系列，都規(guī)定為商用IC產(chǎn)品標(biāo)準(zhǔn)，而54系列規(guī)定為軍用IC產(chǎn)品標(biāo)準(zhǔn)。兩者的區(qū)別在于可靠性和篩選測(cè)試的指標(biāo)不同，所以54系列價(jià)格要貴。952．集成電路的封裝類型

單片集成電路是指在一個(gè)體積小的硅芯片上開發(fā)的數(shù)字電路。組成這個(gè)電路芯片的元件有晶體管、二極管、電阻器、電容器等，可以組成邏輯門、寄存器等比較復(fù)雜的電路。

集成電路封裝的形式取決于它們裝配在印制電路板上的方式，通常分為兩大類。一類是插孔裝配，IC的引腳通過小孔插入印制電路板上，焊接到印制電路板另一側(cè)的導(dǎo)線上。常見的插孔類型封裝如圖11.1.5所示的雙列直插式（DIP）。圖中顯示了集成電路封裝的剖面圖，其中安放在內(nèi)部的芯片與封裝的外部引腳通過導(dǎo)線相連，從而與外部有輸入到輸出的連接。96圖11.1.5雙列直插式集成電路封裝的剖面圖97

另一類是平面裝配，它是插孔裝配技術(shù)的一種改進(jìn)，印制電路板上不需要做小孔，而是把IC的引腳直接焊到印制電路板一側(cè)的導(dǎo)線上，而印刷電路板的另一側(cè)留做其他電路使用。因此，對(duì)同樣引腳的電路，平面裝配封裝要比雙列直插式封裝的體積大大減小。圖11.1.6所示為三種類型的平面封裝集成電路外形，其中SOIC是小規(guī)模的IC，而PLCC，LCCC是較復(fù)雜的IC?？梢钥闯觯綇?fù)雜的電路需要越多的引腳。

所有的IC引腳數(shù)編號(hào)都有一個(gè)標(biāo)準(zhǔn)格式，無(wú)論是DIP、SOIC，還是PLCC、LCCC，引腳號(hào)1通常用缺口、一個(gè)小點(diǎn)或凹槽標(biāo)示出來(lái)。用逆時(shí)針方向依次增加引腳的編號(hào)，以便引腳號(hào)與輸入、輸出的邏輯信號(hào)一一對(duì)應(yīng)。98圖11.1.6三種類型的平面封裝集成電路外形993．集成電路的規(guī)模類型

集成電路的規(guī)模是指單個(gè)芯片上集成的門電路數(shù)目。按照電路復(fù)雜性的不同，通常分為以下五種類型。（1）小規(guī)模集成電路（SSI）：?jiǎn)蝹€(gè)芯片上集成12個(gè)以下門電路，實(shí)現(xiàn)基本邏輯門的集成。（2）中規(guī)模集成電路（MSI）：?jiǎn)蝹€(gè)芯片上集成12～99個(gè)門電路，實(shí)現(xiàn)功能部件級(jí)集成，如數(shù)據(jù)選擇器、數(shù)據(jù)分配器、譯碼器、編碼器、加法器、乘法器、比較器、寄存器、計(jì)數(shù)器等。（3）大規(guī)模集成電路（LSI）：?jiǎn)蝹€(gè)芯片上集成100～9999個(gè)門電路，實(shí)現(xiàn)子系統(tǒng)集成。（4）超大規(guī)模集成電路（VLSI）：?jiǎn)蝹€(gè)芯片上集成10000～99999個(gè)門電路，實(shí)現(xiàn)系統(tǒng)級(jí)集成。（5）巨大規(guī)模集成電路（XJLSI）：?jiǎn)蝹€(gè)芯片上集成10萬(wàn)個(gè)以上門電路，實(shí)現(xiàn)大型存儲(chǔ)器、大型微處理器等復(fù)雜系統(tǒng)的集成。1004．集成電路的使用特性（1）負(fù)載能力。

通常每個(gè)集成邏輯門上只有一個(gè)輸出端，但它能與下一級(jí)的多個(gè)邏輯門的輸入端相連接。一個(gè)邏輯門的輸出端所能連接的下一級(jí)邏輯門輸入端的節(jié)點(diǎn)個(gè)數(shù)，稱為該邏輯門的扇出系數(shù)，也稱為負(fù)載能力。一般TTL邏輯門的負(fù)載能力為8，功率邏輯門的負(fù)載能力可達(dá)25。CMOS邏輯門的扇出系數(shù)比TTL邏輯門的大，可達(dá)50。（2）延遲特性。

均傳輸延遲時(shí)間是反映門電路工作速度的一個(gè)重要參數(shù)。以與非門為例，在輸入端加上一個(gè)正方波，則需要經(jīng)過一定的時(shí)間間隔才能從輸出端得到一個(gè)負(fù)方波。若定義輸入波形前沿的50%到輸出波形前沿的50%之間的時(shí)間間隔為前沿延遲。采用同樣的方式，也可以定義后沿延遲。它們的平均值稱為平均傳輸延遲時(shí)間，簡(jiǎn)稱平均時(shí)延。101（3）功耗特性。

集成電路的功耗和集成度密切相關(guān)。功耗大的器件集成度不能很高，否則器件因無(wú)法散熱而導(dǎo)致過熱毀壞。（4）空引腳的處理。

為了保證TTL或CMOS電路工作的可靠性，未使用的輸入端引腳應(yīng)當(dāng)連接到一個(gè)固定的邏輯電平（高或低）。對(duì)于與門/與非門，未使用的空引腳應(yīng)連接到電源電壓+Vcc；對(duì)于或門/或非門，未使用的空引腳應(yīng)當(dāng)連接地線。10211.2可編程邏輯器件簡(jiǎn)介

數(shù)字電路經(jīng)歷了分離元件→中小規(guī)模標(biāo)準(zhǔn)化集成電路→可編程邏輯器件（PLD）這樣的發(fā)展歷程。

其中，中小規(guī)模的標(biāo)準(zhǔn)邏輯器件（如74系列芯片）是一些構(gòu)成數(shù)字電路和系統(tǒng)的基本功能模塊。從理論上講，用這些標(biāo)準(zhǔn)邏輯器件可以構(gòu)成任何功能、任何規(guī)模的數(shù)字電路和系統(tǒng)。然而，由于這些器件的規(guī)模都不大，所以只適合實(shí)現(xiàn)一些相對(duì)簡(jiǎn)單的邏輯電路。當(dāng)要構(gòu)成的電路和系統(tǒng)比較復(fù)雜時(shí)，往往需要用很多芯片，以致最終制成的設(shè)備體積大、功耗高、可靠性差。另外，這些標(biāo)準(zhǔn)器件的功能通常都是固定的，如果要改變?cè)O(shè)備的功能，就必須重新設(shè)計(jì)硬件電路。103

專用集成電路（ApplicationSpecificIntegratedCircuit，ASIC）是專為某一特定功能或特定應(yīng)用設(shè)計(jì)、生產(chǎn)的大規(guī)?；虺笠?guī)模集成電路，ASIC具體可以分為模擬ASIC和數(shù)字ASIC。一個(gè)復(fù)雜的數(shù)字系統(tǒng)一般只要一片或幾片ASIC即可實(shí)現(xiàn)，這樣制成的系統(tǒng)體積小、功耗低、速度高、可靠性好。另外，ASIC很難被復(fù)制，可以保護(hù)設(shè)計(jì)成果不被盜用。

可編程邏輯器件（ProgrammableLogicDevice，PLD）又稱為可編程ASIC，它是由集成電路制造廠家生產(chǎn)的一種半成品芯片。用戶可以使用專用的開發(fā)工具先將其設(shè)計(jì)的電路轉(zhuǎn)化成某個(gè)信息文件，然后通過專用的編程器或下載電纜將這些信息“編程”到芯片上，從而使芯片具有相應(yīng)的邏輯功能。104

PLD是用戶根據(jù)需要，自行設(shè)計(jì)芯片中特定邏輯電路的器件，可以隨時(shí)修改或升級(jí)，它為多輸入、多輸出的組合邏輯或時(shí)序邏輯電路提供了一體化的解決方案，為開發(fā)研究帶來(lái)了極大的靈活性和時(shí)間效益與經(jīng)濟(jì)效益，大規(guī)?？删幊踢壿嬈骷乾F(xiàn)代數(shù)字設(shè)計(jì)的基礎(chǔ)之一。本節(jié)主要介紹PLD的基本概念和目前流行的復(fù)雜可編程邏輯器件CPLD（ComplexPLD）、現(xiàn)場(chǎng)可編程門陣列（FieldProgrammableGateArray，F(xiàn)PGA）邏輯器件，簡(jiǎn)單介紹PLD的開發(fā)過程和編程技術(shù)。105

PLD最早出現(xiàn)于20世紀(jì)70年代，發(fā)展至今，在結(jié)構(gòu)、工藝、集成度、速度、靈活性和編程技術(shù)等方面都有了很大的改進(jìn)和提高?？v觀其發(fā)展歷程，大致可以分為以下幾個(gè)階段。11.2.1PLD的基本概念

20世紀(jì)70年代，熔絲編程的PROM（ProgrammableReadOnlyMemory）和可編程邏輯陣列（ProgrammableLogicArray，PLA）是最早出現(xiàn)的PLD。20世紀(jì)80年代中期，Xilinx公司提出了現(xiàn)場(chǎng)可編程的概念，同時(shí)生產(chǎn)出了世界上第一片F(xiàn)PGA器件。20世紀(jì)80年代末期，Lattice公司又提出了在系統(tǒng)可編程（In-SystemProgrammability，ISP）的概念，并推出了一系列具有在系統(tǒng)可編程能力的CPLD器件。此后，其他PLD廠家相繼采用了ISP技術(shù)。106

進(jìn)入20世紀(jì)90年代后，PLD的發(fā)展十分迅速，主要表現(xiàn)在規(guī)模越來(lái)越大、速度越來(lái)越高、電路資源更加豐富和電路結(jié)構(gòu)越來(lái)越靈活。目前，一個(gè)復(fù)雜的數(shù)字系統(tǒng)甚至只用一片PLD就可實(shí)現(xiàn)，這就是所謂的單芯片系統(tǒng)（SystemOnChip，SOC）。

在PLD中，用于實(shí)現(xiàn)邏輯的基本單元主要有與或陣列和査找表（LookUpTable，LUT）兩種結(jié)構(gòu)類型。CPLD的基本結(jié)構(gòu)通常采用與或陣列，F(xiàn)PGA則用査找表來(lái)實(shí)現(xiàn)基本邏輯。在PLD中，主要采用熔絲（Fuse）、電寫入電擦除存儲(chǔ)器（E2PROM）、閃存存儲(chǔ)器（FlashMemory）和靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）編程器件等編程工藝。107

對(duì)于采用熔絲、E2PROM、FlashMemory類編程工藝的PLD，它們?cè)诰幊毯?，編程?shù)據(jù)就保持在器件上，即使在器件掉電后，編程數(shù)據(jù)也不會(huì)丟失，故將它們稱為非易失性器件。而對(duì)于采用SRAM編程工藝的PLD，存儲(chǔ)在SRAM中的編程數(shù)據(jù)在器件掉電后會(huì)丟失，在器件每次上電后都要重新對(duì)其配置編程數(shù)據(jù)。因此，將這類器件稱為易失性器件。另外，由于熔絲編程器件只能編程一次，所以又將這類器件稱為一次性編程器件，其他各類器件均可反復(fù)多次編程。

經(jīng)過幾十年的發(fā)展，目前市場(chǎng)上的PLD產(chǎn)品型號(hào)繁多，電路結(jié)構(gòu)也不同。其中，比較有代表性的是Altera公司的CPLD器件和Xilinx公司的FPGA器件，它們占據(jù)大部分市場(chǎng)份額。10811.2可編程邏輯器件簡(jiǎn)介1．PLD結(jié)構(gòu)組成原理

多數(shù)PLD由與或陣列及起緩沖驅(qū)動(dòng)作用的輸入、輸出結(jié)構(gòu)組成，由于其核心結(jié)構(gòu)都排列成陣列形式（一般是與或陣列），所以又稱為陣列邏輯。PLD的通用結(jié)構(gòu)框圖，如圖11.2.1所示。圖11.2.1PLD的通用結(jié)構(gòu)框圖

其中，每個(gè)數(shù)據(jù)輸出都是輸入的與或邏輯函數(shù)關(guān)系。與或陣列的輸入線及輸出線都排列成陣列方式，每個(gè)交叉點(diǎn)處都用邏輯器件或熔絲連接起來(lái)，采用器件的通斷或熔絲的燒斷、保留方式進(jìn)行編程。10911.2可編程邏輯器件簡(jiǎn)介2．PLD的電路表示法

PLD的電路表示法是在芯片內(nèi)部配置和邏輯圖之間建立對(duì)應(yīng)關(guān)系，并將邏輯圖和真值表結(jié)合起來(lái)，形成一種緊湊又易于識(shí)讀的表達(dá)形式。（1）連接方式。

PLD電路由與門陣列和或門陣列兩種基本的門陣列組成，可編程陣列本質(zhì)上是行、列導(dǎo)線組成的導(dǎo)電網(wǎng)格。在網(wǎng)格的交叉點(diǎn)上，通過熔斷金屬絲或E2PROM管等連接技術(shù)來(lái)編程實(shí)現(xiàn)邏輯“1”或邏輯“0”，并通過編程可以實(shí)現(xiàn)“與”“或”表達(dá)式的邏輯函數(shù)。

與陣列圖11-8所示，可編程矩陣的輸出連接到與門上。其中圖11.2.2（a）表示未編程的與陣列，如果交叉點(diǎn)上通過熔絲來(lái)編程，當(dāng)熔絲燒斷時(shí)編程為邏輯0