直接數(shù)字頻率合成器設(shè)計(jì)報(bào)告

課程設(shè)計(jì):直接數(shù)字頻率合成器設(shè)計(jì)PAGEPAGEPAGE21江西理工大學(xué)應(yīng)用科學(xué)學(xué)院SOPC/EDA綜合課程設(shè)計(jì)報(bào)告設(shè)計(jì)題目：直接數(shù)字頻率合成器設(shè)計(jì)設(shè)計(jì)者：羅勇學(xué)號(hào)：08040110109班級(jí)：電氣工程及其自動(dòng)化101班指導(dǎo)老師：王忠鋒完成時(shí)間：2013年設(shè)計(jì)報(bào)告綜合測(cè)試總評(píng)格式（10）內(nèi)容(40)圖表（10）答辯（20）平時(shí)（20）目錄TOC\o"1-3"\h\z31074引言 24186一、課程設(shè)計(jì)的內(nèi)容 313381二、課程設(shè)計(jì)的目的 418686三、設(shè)計(jì)背景和需要分析 562923.1、DDS基本原理 5289133.2、DDS的結(jié)構(gòu)原理 65492四、開發(fā)環(huán)境與準(zhǔn)備工作 8151054.1、QuattusⅡ軟件簡(jiǎn)介 8262474.2、MATLAB7.0簡(jiǎn)介 8202584.3、利用FPGA設(shè)計(jì)DDS 921694五、設(shè)計(jì)步驟方法與實(shí)現(xiàn) 1017104FPGA設(shè)計(jì)DDS電路的具體實(shí)現(xiàn) 1011085.1、相位累加器部分 10172265.2、相位/幅度轉(zhuǎn)換部分 10183865.3、ROM查找表的生成 11210395.4、D/A轉(zhuǎn)換部分 115805六、設(shè)計(jì)仿真與實(shí)驗(yàn)結(jié)果 12235926.1、DDS仿真生成截圖 12229836.2、ROM仿真生成截圖 1386796.3、SUM99仿真生成截圖 13176656.4、REG1仿真生成截圖 14281516.5、REG2仿真生成截圖 155489致謝 1632229參考文獻(xiàn) 1728399附錄 18引言直接數(shù)字頻率合成（DirectDigitalFrequencySynthesis,即DDFS，一般簡(jiǎn)稱DDS）是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。目前各大芯片制造廠商都相繼推出采用先進(jìn)CMOS工藝生產(chǎn)的高性能和多功能的DDS芯片（其中應(yīng)用較為廣泛的是AD公司的AD985X系列），為電路設(shè)計(jì)者提供了多種選擇。然而在某些場(chǎng)合，專用的DDS芯片在控制方式、置頻速率等方面與系統(tǒng)的要求差距很大，這時(shí)如果用高性能的FPGA器件設(shè)計(jì)符合自己需要的DDS電路就是一個(gè)很好的解決方法。ACEX1K是Altera公司著眼于通信、音頻處理及類似場(chǎng)合的應(yīng)用而推出的FPGA器件芯片系列，總的來看將會(huì)逐步取代FLEX10K系列，成為首選的中規(guī)模器件產(chǎn)品。它具有如下特點(diǎn):(1)ACEX1K采用查找表（LUT）和EAB(嵌入式陣列塊)相結(jié)合的機(jī)構(gòu)，特別適用于實(shí)現(xiàn)復(fù)雜邏輯功能和存儲(chǔ)器功能，例如通信中應(yīng)用的數(shù)據(jù)信號(hào)處理、多通道數(shù)據(jù)處數(shù)據(jù)傳遞和微控制等。（2）典型門數(shù)為1萬到10萬門，有多達(dá)49152位的RAM（每個(gè)EAB有4096位RAM）。（3）器件內(nèi)核連續(xù)式延時(shí)可預(yù)測(cè)的快速通道互連（FastTarck）；具有實(shí)現(xiàn)快速加法器、計(jì)數(shù)器、乘法器和比較器等算術(shù)功能的專用進(jìn)位鏈和實(shí)現(xiàn)高速多扇入邏輯功能的專用級(jí)連鏈。ACEXEP1K50具有典型門數(shù)5000門，邏輯單元2880個(gè)，嵌入系統(tǒng)塊10個(gè)，完全符合單片實(shí)現(xiàn)DDS電路的要求。因此采用它設(shè)計(jì)DDS電路，設(shè)計(jì)工具為Altera的下一代設(shè)計(jì)工具Quartus軟件。隨著集成電路技術(shù)和器件水平的提高，直接數(shù)字頻率合成（DDS）技術(shù)得到了飛速的發(fā)展，它有別于其他頻率合成方法，具有頻率分辨率高，頻率轉(zhuǎn)換速度快，相位可連續(xù)線性變化等優(yōu)點(diǎn)，并且其數(shù)字壓控振蕩器（NCO）的相位、幅值均已數(shù)字化，可以直接進(jìn)行高精度的數(shù)字調(diào)制等特性一、課程設(shè)計(jì)的內(nèi)容1971年，美國(guó)學(xué)者J.Tierncy、C.M.Reader和B.Gold提出了以全數(shù)字技術(shù)從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理。隨著技術(shù)和水平的提高，一種新的頻率合成技術(shù)——直接數(shù)字頻率合成(DDS，DirectDigtalSynthesis)技術(shù)得到了飛速發(fā)展。DDS技術(shù)是一種把一系列數(shù)字形式的信號(hào)通過DAC轉(zhuǎn)換成模擬形式的信號(hào)合成技術(shù)，目前使用最廣泛的一種DDS方式是利用高速存儲(chǔ)器作查找表，然后通過高速DAC輸出已經(jīng)用數(shù)字形式存入的正弦波。DDS技術(shù)具有頻率切換時(shí)間短(＜20ns)，頻率分辨率高(0.01Hz)，頻率穩(wěn)定度高，輸出信號(hào)的頻率和相位可以快速程控切換，輸出相位可連續(xù)，可編程以及靈活性大等優(yōu)點(diǎn)，它以有別于其他頻率合成方法的優(yōu)越性能和特點(diǎn)成為現(xiàn)代頻率合成技術(shù)中的姣姣者。DDS廣泛用于接受機(jī)本振、信號(hào)發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無線通信系統(tǒng)。具體工作過程如下：每來一個(gè)時(shí)鐘脈沖，N位加法器將頻率控制數(shù)據(jù)X與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果Y送至累加寄存器的輸入端。累加寄存器一方面將在上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，一使加法器在下一時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)X相加；另一方面將這個(gè)值作為取樣地址值送入幅度/相位轉(zhuǎn)換電路（即圖1中的波形存儲(chǔ)器），幅度/相位轉(zhuǎn)換電路根據(jù)這個(gè)地址值輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。相位累加器在基準(zhǔn)時(shí)鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，這樣就完成了一個(gè)周期，這個(gè)周期也就是DDS信號(hào)的一個(gè)頻率周期。二、課程設(shè)計(jì)的目的直接數(shù)字頻率合成技術(shù)在數(shù)字通信系統(tǒng)中被廣泛采用。在研究直接數(shù)字頻率合成技術(shù)基本原理的基礎(chǔ)上,基于FPGA對(duì)直接數(shù)字頻率合成器進(jìn)行了建模設(shè)計(jì),通過仿真分析,證明這種設(shè)計(jì)方法的正確性和實(shí)用性。關(guān)鍵詞:直接數(shù)字頻率合成;FPGA;仿真分析正弦信號(hào)發(fā)生器作為電子技術(shù)領(lǐng)域中最基本的電子儀器，廣泛應(yīng)用于航空航天測(cè)控、通信系統(tǒng)、電子對(duì)抗、電子測(cè)量、科研等各個(gè)領(lǐng)域中。隨著電子信息技術(shù)的發(fā)展，對(duì)其性能的要求也越來越高，如要求頻率穩(wěn)定性高、轉(zhuǎn)換速度快，具有調(diào)幅、調(diào)頻、調(diào)相等功能，另外還經(jīng)常需要兩路正弦信號(hào)不僅具有相同的頻率，同時(shí)要有確定的相位差[4]。隨著數(shù)字信號(hào)處理和集成電路技術(shù)的發(fā)展，直接數(shù)字頻率合成（DDS）的應(yīng)用也越來越廣泛。DDS具有相位和頻率分辨率高、穩(wěn)定度好、頻率轉(zhuǎn)換時(shí)間短、輸出相位連續(xù)、可以實(shí)現(xiàn)多種數(shù)字與模擬調(diào)制的優(yōu)點(diǎn)，而可編程門陣列（FPGA）具有集成度高、通用性好、設(shè)計(jì)靈活、編程方便、可以實(shí)現(xiàn)芯片的動(dòng)態(tài)重構(gòu)等特點(diǎn)，因此可以快速地完成復(fù)雜的數(shù)字系統(tǒng)。由于模擬調(diào)相方法有生產(chǎn)性差、調(diào)試不方便、調(diào)制度控制不精確等缺點(diǎn)，因此采用數(shù)字方法實(shí)現(xiàn)各種模擬調(diào)制也越來越普遍[5]?，F(xiàn)在許多DDS芯片都直接提供了實(shí)現(xiàn)多種數(shù)字調(diào)制的功能，實(shí)現(xiàn)起來比較簡(jiǎn)單，而要實(shí)現(xiàn)模擬線性調(diào)制具有一定的難度。因此本設(shè)計(jì)介紹了一種由單片機(jī)控制，并采用FPGA實(shí)現(xiàn)DDS功能，產(chǎn)生頻率和相位可調(diào)的正弦波信號(hào)的方法。設(shè)計(jì)背景和需要分析3.1、DDS基本原理對(duì)于正弦信號(hào)發(fā)生器，其輸出信號(hào)波形（1）式中————輸出信號(hào)對(duì)應(yīng)的頻率。式（1）的表述對(duì)于時(shí)間t是連續(xù)的，為了用數(shù)字邏輯實(shí)現(xiàn)該表達(dá)式，必須進(jìn)行離散化處理。用基準(zhǔn)時(shí)鐘clk進(jìn)行抽樣，令正弦信號(hào)的相位（2）在一個(gè)clk周期內(nèi)，相位的變化量（3）其中指clk的頻率，對(duì)于，可以理解成“滿”相位。為了對(duì)進(jìn)行數(shù)字量化，把切割成等份，由此，每個(gè)clk周期的相位增量可用量化值，其中(4)來表示為整數(shù)，與式（3）聯(lián)立求解可得即（5）故信號(hào)發(fā)生器的輸出(6)是前一個(gè)clk周期的相位值，同樣可以得出（7）基本DDS結(jié)構(gòu)常用的參考量有：DDS的輸出頻率（8）DDS的頻率分辨率(9)DDS的頻率輸入字（10）由上面的推導(dǎo)可以看出，只要對(duì)相位量化值進(jìn)行簡(jiǎn)單的累計(jì)運(yùn)算，就可以得到正弦信號(hào)的當(dāng)前相位值；就可以得到正弦信號(hào)的當(dāng)前相位值；而用于累加的相位增量量化值決定了信號(hào)的輸出頻率，并呈現(xiàn)簡(jiǎn)單的線性關(guān)系。DDS就是根據(jù)上述原理而完成數(shù)字控制頻率合成。DDS基本原理如圖1所示。圖1DDS的基本原理圖3.2、DDS的結(jié)構(gòu)原理DDS的基本原理是利用采樣定理，通過查表法產(chǎn)生波形。DDS的結(jié)構(gòu)有很多種，其基本的電路原理如圖2所示。D/A轉(zhuǎn)換器相位累加器波形D/A轉(zhuǎn)換器相位累加器波形存儲(chǔ)器低通濾波器圖2直接數(shù)字頻率合成器原理框圖相位累加器由N位加法器與N位累加寄存器級(jí)聯(lián)構(gòu)成。每來一個(gè)時(shí)鐘脈沖，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字K相加。這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線性相位累加。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是DDS輸出的信號(hào)頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器（ROM）的相位取樣地址，這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形存儲(chǔ)器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲(chǔ)器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。圖3相位累加器原理框圖開發(fā)環(huán)境與準(zhǔn)備工作4.1、QuattusⅡ軟件簡(jiǎn)介QuattusⅡ是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。QuattusⅡ可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具體運(yùn)行速度快，界面同意，功能集中，易學(xué)易用等特點(diǎn)。QuattusⅡ支持Altera的IP核，包含LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，QuattusⅡ通過和DSPBuider工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。4.2、MATLAB7.0簡(jiǎn)介MATLAB產(chǎn)品族它們的一大特性是有眾多的面向具體應(yīng)用的工具箱和仿真塊，包含了完整的函數(shù)集用來對(duì)圖像信號(hào)處理、控制系統(tǒng)設(shè)計(jì)、神經(jīng)網(wǎng)路等特殊應(yīng)用進(jìn)行分析和設(shè)計(jì)。它具體數(shù)據(jù)采集、報(bào)告生成和MATLAB語言編程產(chǎn)生獨(dú)立C/C++代碼等功能。MATLAB產(chǎn)品族具有下列功能：數(shù)據(jù)分析；數(shù)值和符號(hào)計(jì)算；工程與科學(xué)繪圖；控制系統(tǒng)設(shè)計(jì)；數(shù)字圖像信號(hào)處理；財(cái)務(wù)工程；建模、仿真、原型開發(fā)；應(yīng)用開發(fā)；圖形用戶界面設(shè)計(jì)等。MATLAB產(chǎn)品族被廣泛地應(yīng)用于信號(hào)與圖像處理、控制系統(tǒng)設(shè)計(jì)、通訊系統(tǒng)仿真等諸多領(lǐng)域。開放式的結(jié)構(gòu)使MATLAB產(chǎn)品族很容易針對(duì)特定的需求進(jìn)行擴(kuò)充，從而在不斷深化對(duì)問題的認(rèn)識(shí)同時(shí)，提高自身的競(jìng)爭(zhēng)力。4.3、利用FPGA設(shè)計(jì)DDS隨著微電子技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程門陣列（FPGA）器件得到了飛速發(fā)展。由于該器件具有工作速度快，集成度高和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)，因而在數(shù)字信號(hào)處理中得到了廣泛應(yīng)用。本設(shè)計(jì)采用的器件是Altera公司的StatixⅡ系列之EP2S60F672C5芯片。它采用新的邏輯結(jié)構(gòu)，有“自適合邏輯模塊”（ALM）組成，允許相鄰功能之間共享邏輯。每個(gè)ALM還有兩個(gè)可編程寄存器，兩個(gè)加法器，一個(gè)進(jìn)位鏈，一個(gè)加法樹鏈和一個(gè)寄存器鏈，這些都能夠高效的利用器件的邏輯容量。EP2S60F672C5有60440個(gè)LE，36個(gè)DSP模塊，329個(gè)M512，255個(gè)M4K，2個(gè)MRAM模塊，可以滿足DDS系統(tǒng)設(shè)計(jì)的要求。選用的開發(fā)工具是Altera公司的設(shè)計(jì)步驟方法與實(shí)現(xiàn)FPGA設(shè)計(jì)DDS電路的具體實(shí)現(xiàn)FPGA設(shè)計(jì)的DDS系統(tǒng)主要由相位累加器及相位/幅度轉(zhuǎn)換電路組成。另外采用VHDL硬件描述語言實(shí)現(xiàn)整個(gè)DDS電路，不僅利于設(shè)計(jì)文檔的管理，而且方便設(shè)計(jì)的修改和擴(kuò)充，還可以在不同F(xiàn)PGA器件之間實(shí)現(xiàn)移植。

5.1、相位累加器部分在用FPGA設(shè)計(jì)DDS電路的時(shí)候，相位累加器是決定DDS電路性能的一個(gè)關(guān)鍵部分。小的累加器可以利用FLEX器件的進(jìn)位鏈得到快速、高效的電路結(jié)構(gòu)。然而由于進(jìn)位鏈必須位于臨近的LAB（邏輯陣列塊）和LE（邏輯單元）內(nèi)，因此長(zhǎng)的進(jìn)位鏈勢(shì)必會(huì)減少其它邏輯使用的布線資源，同時(shí)過長(zhǎng)的進(jìn)位鏈也會(huì)制約整個(gè)系統(tǒng)速度的提高。另一種提高速度的辦法是采用流水線技術(shù)，即把在一個(gè)時(shí)鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個(gè)時(shí)鐘周期來提高系統(tǒng)的數(shù)據(jù)吞吐率。但是流水線技術(shù)比較適合開環(huán)結(jié)構(gòu)的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹(jǐn)慎考慮，以保證設(shè)計(jì)的準(zhǔn)確無誤。綜合考慮后，相位累加器采用流水線技術(shù)來實(shí)現(xiàn)，這樣能保證較高的資源利用率，又能提高系統(tǒng)的性能和速度。設(shè)計(jì)中整個(gè)系統(tǒng)只加入了一級(jí)流水線來提高速度。5.2、相位/幅度轉(zhuǎn)換部分相位/幅度轉(zhuǎn)換電路是DDS電路中的另一個(gè)關(guān)鍵部分。該電路通常采用ROM結(jié)構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為ROM的地址輸入，而后通過查表和運(yùn)算，ROM就能輸出所需波形的量化數(shù)據(jù)。在FPGA（針對(duì)Altera公司的器件）中，ROM一般由EAB實(shí)現(xiàn)，且ROM表的尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足信號(hào)性能的前提下，如何有效利用FPGA的有限資源，成為相位/幅度轉(zhuǎn)換電路中最關(guān)鍵的一點(diǎn)。在設(shè)計(jì)時(shí)可充分利用信號(hào)周期內(nèi)的對(duì)稱性和算術(shù)關(guān)系來減少EAB的開銷。相位/幅度轉(zhuǎn)換電路中的主要問題在于ROM的大小。由于本設(shè)計(jì)只需要輸出正弦波，故考慮了以下的優(yōu)化方式：正弦波信號(hào)對(duì)于x=π直線成奇對(duì)稱，基于此可以將ROM表減至原來的1/2，再利用左半周期內(nèi)，波形對(duì)于點(diǎn)（π/2，0）成偶對(duì)稱，進(jìn)一步將ROM表減至最初的1/4，因此通過一個(gè)正弦碼表的前1/4周期就可以變換得到的正弦的整個(gè)周期碼表，這樣就節(jié)省了將近3/4的資源[19]。5.3、ROM查找表的生成針對(duì)不同的可編程器件，ROM查找表的設(shè)計(jì)采用的方法也不相同。主要是基于lpm_rom和VHDL選擇語句這兩種方法。使用lpm_rom的波形存儲(chǔ)表只需要產(chǎn)生數(shù)據(jù)文件*.mif，然后直接在定制lpm_rom時(shí)，添加數(shù)據(jù)文件即可。不過這種方法在FPGA支持內(nèi)部嵌入式陣列塊（EAB）時(shí)才可以使用；使用VHDL選擇語句比較直觀，但當(dāng)輸入數(shù)據(jù)量大的時(shí)候，這種方法是比較繁瑣的。此次設(shè)計(jì)采用第一種方法。Mif文件是在編譯和仿真過程中作為存儲(chǔ)器（ROM或RAM）初始化輸入的文件，即memoryinitializationfile。創(chuàng)建mif文件的方式有很多種，在這次設(shè)計(jì)中，在Matlab中采用C語言來生成mif文件。Mif文件編寫格式如下：Depth=1024;%存儲(chǔ)單元數(shù)；Width=12;%數(shù)據(jù)寬度為12位；N=0：1：1023；S=sin(pi*N/512);%計(jì)算0—π/2的sin值；Fide=fopen(‘dds.mif’,’wt’);%以“wt”的形式打開，\n為換行%寫入dds，mif%Fprintf(fiide,’depth=%d;\n’,depth);Fprintf=(fiide,’width=%d;\n’,widths);Fprintf=(fiide,’address_radix=dec;\n’);Fprintf=(fiide,’data_radix=dec;\n’);Fprintf=(fiide,’contentbegin\n’);For(x=1:depth)Fprintf(fidc,’%d:%d:\n’,x-1,round(2047*sin((pi*(x-1)/1024)+2048));End%采樣波形數(shù)據(jù)存儲(chǔ)入mif文件Fprinth(fide,’end;’);%按mif文件內(nèi)容格式輸出Fclose(fidc);%關(guān)閉文件5.4、D/A轉(zhuǎn)換部分因?yàn)橐a(chǎn)生兩路具有相位差的正弦波，所以必須采用兩片D/A轉(zhuǎn)換芯片將兩路信號(hào)分別轉(zhuǎn)換成模擬量輸出。在此選用轉(zhuǎn)換速率為500ns的芯片AD7521作為數(shù)字量到模擬量的轉(zhuǎn)換器件。六、設(shè)計(jì)仿真與實(shí)驗(yàn)結(jié)果用QuattusⅡ設(shè)計(jì)DDS系統(tǒng)數(shù)字部分最簡(jiǎn)單的方法是采用原理圖輸入。相位累加器調(diào)用SUM99加減法器模塊，相位累加器設(shè)計(jì)的好壞將直接影響到整個(gè)系統(tǒng)的速度，采用流水線技術(shù)能大幅度地提升速度。波形存儲(chǔ)器(ROM)通過調(diào)用ROM1元件實(shí)現(xiàn)，其正弦查找表的值.mif是一個(gè)存放波形幅值的文件。波形存儲(chǔ)器設(shè)計(jì)主要考慮的問題是其容量的大小，相位寄存器REG1和輸出數(shù)據(jù)寄存器REG2。6.1、DDS仿真生成截圖6.2、ROM仿真生成截圖6.3、SUM99仿真生成截圖6.4、REG1仿真生成截圖6.5、REG2仿真生成截圖致謝在課設(shè)即將完成之際，首先要對(duì)王忠峰老師表示最真摯的感謝。在課設(shè)的寫作期間，王老師在百忙之中抽出時(shí)間指導(dǎo)我的課設(shè)，在很多關(guān)鍵的知識(shí)點(diǎn)上進(jìn)行了講解疏通，給我宏觀框架提出了寶貴的意見。我在課設(shè)之初，對(duì)很多的東西還比較陌生，王老師特別給我們推薦了參考書籍，為我的課設(shè)提供了知識(shí)基礎(chǔ)，我要特別提出感謝王老師，感謝他無私的幫助由于本人學(xué)識(shí)有限，加之時(shí)間倉(cāng)促，文中不免有錯(cuò)誤和待改進(jìn)之處，真誠(chéng)歡迎各位師長(zhǎng)、同學(xué)提供寶貴的意見。參考文獻(xiàn)[1]鄭鳳濤,陳金佳.基于CPLD的數(shù)控正弦波的信號(hào)源的設(shè)計(jì).黎明職業(yè)大學(xué)學(xué)報(bào),2003,38(1):25～30[2]徐志軍,徐光輝.CPLD/FPGA的開發(fā)與應(yīng)用.北京：電子工業(yè)出版社，2002:192～272[3]黃正謹(jǐn),徐堅(jiān),章小麗等.CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用.北京：電子工業(yè)出版社，2002:93～209[4]韓素敏,鄭征.基于VHDL的正弦波發(fā)生器設(shè)計(jì).陜西工學(xué)院學(xué)報(bào),2003,19(4):8～10[5]陳新原,龍世瑜.DDS芯片AD9850的EEP接口設(shè)計(jì).微型機(jī)與應(yīng)用,2005,(2):24～26[6]姜萍,王建新,吉訓(xùn)生.FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器.電子工程師.2002,28(5):43～47[7]邵正途,高玉良.DDS/FPGA在信號(hào)產(chǎn)生系統(tǒng)中的應(yīng)用.電子技術(shù),2005,(1):82～84[8]周峻峰,陳濤.基于FPGA的直接數(shù)字頻率合成器的設(shè)計(jì)與實(shí)現(xiàn).國(guó)外電子元器件,2003,(1):4～6[9]IEEETran.ADirect_DigitalsynthesizerwithImprovedspectralperformance.oncommunication,1991,39(7):16～20[10]傅玉朋,李明浩,呂進(jìn)華.DDS技術(shù)的FPGA設(shè)計(jì)與實(shí)現(xiàn).大連民族學(xué)院學(xué)報(bào),2004,6(3):46～47[11]文卓然.數(shù)字式移相信號(hào)發(fā)生器中的一個(gè)誤區(qū).電子世界,2004,(5):42～43[12]VankkaJ.Spurreductiontechniquesinsineout-putdirectdigitalsynthesis,IEEEProc.50thAFCS,2001:951～959[13]AlteraInc.DATABOOK.Alteracorporation,2001：24～31[14]賈方亮,趙泳,郝立果,張錫鵑.高精度數(shù)字式移相信號(hào)發(fā)生器的研制.天津職業(yè)技術(shù)師范學(xué)院學(xué)報(bào),2004,14(2):23～25[15]王皓,劉克剛,李小青.低頻相位測(cè)量系統(tǒng)的研究與實(shí)現(xiàn).電子技術(shù),2004(9):22～25附錄LIBRARYIEEE;DDS程序USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDDSISPORT(K:INSTD_LOGIC_VECTOR(9DOWNTO0);EN:INSTD_LOGIC;RESET:INSTD_LOGIC;CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(11DOWNTO0));ENDENTITYDDS;ARCHITECTUREARTOFDDSISCOMPONENTSUM99ISPORT(K:INSTD_LOGIC_VECTOR(9DOWNTO0);EN:INSTD_LOGIC;RESET:INSTD_LOGIC;CLK:INSTD_LOGIC;OUT1:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDCOMPONENTSUM99;COMPONENTREG1ISPORT(D:INSTD_LOGIC_VECTOR(9DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDCOMPONENTREG1;COMPONENTROMISPORT(inclock:INSTD_LOGIC;address:INSTD_LOGIC_VECTOR(9DOWNTO0);q:OUTSTD_LOGIC_VECTOR(11DOWNTO0));ENDCOMPONENTROM;COMPONENTREG2ISPORT(D:INSTD_LOGIC_VECTOR(11DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(11DOWNTO0));ENDCOMPONENTREG2;SIGNALS1:STD_LOGIC_VECTOR(9DOWNTO0);SIGNALS2:STD_LOGIC_VECTOR(9DOWNTO0);SIGNALS3:STD_LOGIC_VECTOR(11DOWNTO0);BEGINU0:SUM99PORTMAP(K=>K,EN=>EN,RESET=>RESET,CLK=>CLK,OUT1=>S1);U1:REG1PORTMAP(D=>S1,CLK=>CLK,Q=>S2);U2:ROMPORTMAP(address=>S2,inclock=>CLK,q=>S3);U3:REG2PORTMAP(D=>S3,CLK=>CLK,Q=>Q);ENDARCHITECTUREART;LIBRARYieee;ROM程序USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYROMIS PORT ( address :INSTD_LOGIC_VECTOR(9DOWNTO0); inclock :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(11DOWNTO0) );ENDROM;ARCHITECTURESYNOFromIS SIGNALsub_wire0 :STD_LOGIC_VECTOR(11DOWNTO0); COMPONENTaltsyncram GENERIC( clock_enable_input_a :STRING; clock_enable_output_a :STRING; init_file :STRING; intended_device_family :STRING; lpm_hint :STRING; lpm_type :STRING; numwords_a :NATURAL; operation_mode :STRING; outdata_aclr_a :STRING; outdata_reg_a :STRING; widthad_a :NATURAL; width_a :NATURAL; width_byteena_a :NATURAL ); PORT( clock0 :INSTD_LOGIC; address_a :INSTD_LOGIC_VECTOR(9DOWNTO0); q_a :OUTSTD_LOGIC_VECTOR(11DOWNTO0) ); ENDCOMPONENT;BEGIN q<=sub_wire0(11DOWNTO0); altsyncram_component:altsyncram GENERICMAP( clock_enable_input_a=>"BYPASS", clock_enable_output_a=>"BYPASS", init_file=>"sine.mif", intended_device_family=>"StratixII", lpm_hint=>"ENABLE_RUNTIME_MOD=YES,INSTANCE_NAME=rom1", lpm_type=>"altsyncram", numwords_a=>1024, operation_mode=>"ROM", outdata_aclr_a=>"NONE", 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