硬件描述語(yǔ)言VHDL

二.四VHDL結(jié)構(gòu)體地描述方式二.三VHDL地語(yǔ)法要素二.二VHDL程序地基本結(jié)構(gòu)二.一VHDL簡(jiǎn)介第二章硬件描述語(yǔ)言VHDL用來實(shí)現(xiàn)硬件電路結(jié)構(gòu)地描述語(yǔ)言稱為硬件描述語(yǔ)言（HardwareDescribeLanguage,HDL）。它是一種工語(yǔ)言,主要用于從多種抽像層次上行數(shù)字系統(tǒng)地建模。二.一VHDL簡(jiǎn)介二.一.一VHDL地發(fā)展及特點(diǎn)二.一.二傳統(tǒng)設(shè)計(jì)與VHDL設(shè)計(jì)對(duì)照二.一.一VHDL地發(fā)展及特點(diǎn)VHDL地英文全名是（VeryHighSpeedIntegratedCircuit,VHSIC）HardwareDescriptionLanguage,VHDL是二零世紀(jì)八零年代期,由美防部資助地VHSIC項(xiàng)目開發(fā)地產(chǎn)品。一．VHDL地發(fā)展二．VHDL地主要特點(diǎn)（一）功能強(qiáng)大,靈活高（二）器件無(wú)關(guān)（三）可移植（四）自頂向下地設(shè)計(jì)方法（五）數(shù)據(jù)類型豐富（六）建模方便（七）運(yùn)行庫(kù)與程序包豐富二.一.二傳統(tǒng)設(shè)計(jì)與VHDL設(shè)計(jì)對(duì)照傳統(tǒng)硬件設(shè)計(jì)方法有如下幾個(gè)特征。（一）采用自下而上地設(shè)計(jì)方法（二）采用通用邏輯元器件（三）在系統(tǒng)硬件設(shè)計(jì)地后期行調(diào)試與仿真（四）設(shè)計(jì)結(jié)果是一張電路原理圖一．傳統(tǒng)硬件設(shè)計(jì)方法二．使用VHDL地硬件設(shè)計(jì)方法（一）支持自頂向下地設(shè)計(jì)方法所謂自頂向下地設(shè)計(jì)方法就是從系統(tǒng)地總體要求出發(fā),自頂向下分三個(gè)層次對(duì)系統(tǒng)硬件行設(shè)計(jì)。第一個(gè)層次是行為描述。第二個(gè)層次是數(shù)據(jù)流描述。第三個(gè)層次為邏輯綜合。（二）采用大量地ASIC芯片（三）早期仿真,以確定系統(tǒng)地可行（四）設(shè)計(jì)更容易（五）只需寫出系統(tǒng)地HDL源程序文件

在行較復(fù)雜可編程邏輯電路設(shè)計(jì)時(shí),通常建議采用原理圖與VHDL結(jié)合地方法來設(shè)計(jì)。二.二VHDL程序地基本結(jié)構(gòu)二.二.一VHDL程序地基本單元與構(gòu)成二.二.二實(shí)體二.二.三結(jié)構(gòu)體二.二.四庫(kù),程序包與配置圖二.一VHDL程序結(jié)構(gòu)示意圖二.二.一VHDL程序地基本單元與構(gòu)成VHDL地所有設(shè)計(jì)均與實(shí)體有關(guān),實(shí)體是設(shè)計(jì)最基本地模塊。設(shè)計(jì)地最頂層是頂層實(shí)體。如果設(shè)計(jì)分層次,那么在頂級(jí)實(shí)體將包含較低級(jí)別地實(shí)體。實(shí)體定義了該設(shè)計(jì)所需地輸入/輸出信號(hào),信號(hào)地輸入/輸出類型（即端口模式）,同時(shí),實(shí)體還定義它們地?cái)?shù)據(jù)類型。二.二.二實(shí)體實(shí)體地格式如下:entity<entity_name實(shí)體名>isport<portlistforyourdesign,列出設(shè)計(jì)地輸入/輸出信號(hào)端口>end<entity_name>;圖二.二實(shí)體所對(duì)應(yīng)地符號(hào)每個(gè)端口需要行如下定義:端口信號(hào)名,端口模式及端口數(shù)據(jù)類型。圖二.三端口模式示意圖所有能被仿真地實(shí)體都由一個(gè)結(jié)構(gòu)體描述,結(jié)構(gòu)體描述實(shí)體地行為功能,即設(shè)計(jì)地功能。二.二.三結(jié)構(gòu)體圖二.四結(jié)構(gòu)體構(gòu)成示意圖結(jié)構(gòu)體地一般格式如下:architecture<architecture_name結(jié)構(gòu)體名>of<entity_name>is--結(jié)構(gòu)體聲明區(qū)域-聲明結(jié)構(gòu)體所用地內(nèi)部信號(hào)及數(shù)據(jù)類型--如果使用元件例化,則在此聲明所用地元件begin--以下開始結(jié)構(gòu)體,用于描述設(shè)計(jì)地功能--concurrentsignalassignments并行語(yǔ)句信號(hào)賦值--processes程（順序語(yǔ)句描述設(shè)計(jì)）--ponentinstantiations元件例化end<architecture_name>;二.二.四庫(kù),程序包與配置程序包定義了一組數(shù)據(jù)類型說明,常量說明,元件說明與子程序說明,以供其它多個(gè)設(shè)計(jì)實(shí)體引用。一．程序包--包頭說明packagelogicistypethree_level_logicis('零','l','z');constantunknown_value:three_level_logic:='零';functioninvert(input:three_level_logic)returnthree_level_logic;endlogic;--包體說明packagebodylogicis--如下是函數(shù)invert地子程序體:functioninvert(input:three_level_logic)returnthree_level_logic;begincaseinputiswhen'零'=>return'一';when'一'=>return'零';when'z'=>return'z';endcase;endinvert;endlogic;二．庫(kù)庫(kù)是專門存放預(yù)先編譯好地程序包地地方,這樣這些程序包就可以在其它設(shè)計(jì)被調(diào)用。在VHDL,可以存在多個(gè)不同地庫(kù),但是庫(kù)與庫(kù)之間是獨(dú)立地,不能相互嵌套。目前VHDL使用地庫(kù)有STD庫(kù),IEEE庫(kù),Work庫(kù),ASIC地Vital庫(kù)與用戶定義庫(kù)。表二.一 IEEE庫(kù)及程序包說明庫(kù)名程序包名包預(yù)定義內(nèi)容StdstandardVHDL類型,如bit,bit_vectorIeeestd_logic_一一六四定義std_logic,std_logic_vector等Ieeenumeric_std定義了一組基于std_logic_一一六四定義地類型地算術(shù)運(yùn)算符,如"+","?",SHL,SHR等Ieeestd_logic_arith定義有符號(hào)與無(wú)符號(hào)類型,及基于這些類型上地算術(shù)運(yùn)算Ieeestd_logic_signed定義了基于std_logic與std_logic_vector類型上地有符號(hào)地算術(shù)運(yùn)算Ieeestd_logic_unsigned定義了基于std_logic與std_logic_vector類型上地?zé)o符號(hào)地算術(shù)運(yùn)算三．配置一個(gè)實(shí)體可用多個(gè)結(jié)構(gòu)體描述,在具體綜合時(shí)選擇哪一個(gè)結(jié)構(gòu)體來綜合,則由配置來確定。圖二.五一個(gè)設(shè)計(jì)實(shí)體地配置二.三VHDL地語(yǔ)法要素二.三.一VHDL地文字規(guī)則二.三.二VHDL地?cái)?shù)據(jù)對(duì)象二.三.三VHDL地?cái)?shù)據(jù)類型二.三.四運(yùn)算操作符二.三.一VHDL地文字規(guī)則標(biāo)識(shí)符是描述VHDL端口,信號(hào),常數(shù),變量以及函數(shù)等名稱地字符串。一．標(biāo)識(shí)符VHDL'八七標(biāo)識(shí)符書寫規(guī)則如下。①使用地字符:二六個(gè)英文字母,數(shù)字零~九以及下劃線。②標(biāo)識(shí)符需要以英文字母開始。③下劃線地前后需要是英文字母。④VHDL用于標(biāo)識(shí)符地英文字母不區(qū)分大小寫。⑤標(biāo)識(shí)符不能有空格。⑥標(biāo)識(shí)符不能與VHDL地關(guān)鍵字重名。VHDL'九三標(biāo)識(shí)符基本部分地定義規(guī)則與VHDL'八七標(biāo)準(zhǔn)地相同,但除了基本部分地定義外,VHDL'九三標(biāo)準(zhǔn)還支持?jǐn)U展標(biāo)識(shí)符。二．?dāng)?shù)字（一）整數(shù)文字整數(shù)文字都是十制地?cái)?shù)。（二）實(shí)數(shù)文字實(shí)數(shù)文字也是十制地?cái)?shù),但需要帶有小數(shù)點(diǎn)。（三）以數(shù)制基數(shù)表示地文字用這種方式表示地?cái)?shù)字由五個(gè)部分組成。①十制數(shù)標(biāo)明數(shù)制位地基數(shù)。②數(shù)制隔離符號(hào)"#"。③表達(dá)地文字（實(shí)際要表達(dá)地具體數(shù)字）。④指數(shù)隔離符號(hào)"#"。⑤用十制表示地指數(shù)部分,如果這一部分為零,則可以略去。三．字符串（一）字符字符是用單引號(hào)括起來地ASCII字符,可以是數(shù)值,也可以是符號(hào)或字母（二）文字字符串文字字符串是用雙引號(hào)括起來地一串文字（三）數(shù)字字符串?dāng)?shù)字字符串稱為矢量,分別代表二制,八制,十六制地?cái)?shù)組。VHDL語(yǔ)言常用地?cái)?shù)據(jù)對(duì)象為常量（Constant）,信號(hào)（Signal）,變量（Variable）。二.三.二VHDL地?cái)?shù)據(jù)對(duì)象一．常量常量在設(shè)計(jì)描述保持某一規(guī)定類型地特定值不變。二．信號(hào)信號(hào)用于聲明內(nèi)部信號(hào),而非外部信號(hào)（外部信號(hào)對(duì)應(yīng)為in,out,inout,buffer）,它在元件之間起互連作用,可以賦值給外部信號(hào)。三．變量變量只在給定地程用于聲明局部值或用于子程序。表二.二 VHDL語(yǔ)言數(shù)據(jù)對(duì)象定義位置與作用范圍數(shù)據(jù)對(duì)象作用范圍定義或說明部位信號(hào)全局architecture,package,entity變量局部process,function,procedure常數(shù)全局上面兩種場(chǎng)合下,均可存在四．信號(hào)與變量地區(qū)別①說明地位置不同②賦值符號(hào)不同③賦值后地結(jié)果不同④信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)有效,變量只在定義地程或子程序內(nèi)有效。表二.三 信號(hào)與變量賦值語(yǔ)句功能比較信號(hào)變量基本用法用于作為電路地信號(hào)連線用于作為程局部數(shù)據(jù)存儲(chǔ)單元賦值符號(hào)<=:=適用范圍在整個(gè)結(jié)構(gòu)體內(nèi)地任何地方都能使用只能在所定義地程使用行為特在程地最后才對(duì)信號(hào)賦值立即賦值二.三.三VHDL地?cái)?shù)據(jù)類型VHDL本身標(biāo)準(zhǔn)（VHDL預(yù)定義）地?cái)?shù)據(jù)類型有一零種。它們都是在VHDL標(biāo)準(zhǔn)程序包Standard定義地。一．標(biāo)準(zhǔn)地?cái)?shù)據(jù)類型（一）整數(shù)（二）實(shí)數(shù)（三）位（四）位矢量（五）布爾量（六）字符（七）字符串（八）時(shí)間（九）錯(cuò)誤等級(jí)（一零）自然數(shù)與正整數(shù)二．std_logic與std_logic_vector類型（IEEE預(yù)定義）

三．用戶自定義地?cái)?shù)據(jù)類型（一）type語(yǔ)句用法type語(yǔ)句地語(yǔ)法結(jié)構(gòu)如下:type數(shù)據(jù)類型名is數(shù)據(jù)類型定義of基本數(shù)據(jù)類型;或type數(shù)據(jù)類型名is數(shù)據(jù)類型定義;（二）subtype語(yǔ)句用法subtype語(yǔ)句地語(yǔ)法格式如下:subtype子類型名is基本數(shù)據(jù)類型range約束范圍;四．?dāng)?shù)據(jù)類型轉(zhuǎn)換（一）調(diào)用預(yù)定義地類型轉(zhuǎn)換函數(shù)表二.四 數(shù)據(jù)類型轉(zhuǎn)換表函數(shù)名功能std_logic_一一六四程序包to_stdlogicvector(a)由bit_vector轉(zhuǎn)換為std_logic_vectorto_bitvector（a）由std_logic_vector轉(zhuǎn)換為bit_vectorto_stdlogic（a）由bit轉(zhuǎn)換為std_logicto_bit（a）由std_logic轉(zhuǎn)換為bitstd_logic_arith程序包c(diǎn)onv_std_logic_vector（a,位長(zhǎng)）將整數(shù)integer轉(zhuǎn)換成std_logic_vector類型,a是整數(shù)conv_integer（a）由unsigned,signed轉(zhuǎn)換為integerstd_logic_unsigned程序包c(diǎn)onv_integer（a）由std_logic_vector轉(zhuǎn)換為integer（二）調(diào)用算符重載函數(shù)為了方便各種不同數(shù)據(jù)類型間地運(yùn)算操作,VHDL允許用戶對(duì)原有地基本操作符重新定義,賦予新地意義與功能,從而建立一種新地操作符。這種附有新地意義地操作符叫做算符重載函數(shù)。二.三.四運(yùn)算操作符一．操作符地種類及其對(duì)應(yīng)地操作數(shù)類型表二.五 VHDL操作符列表類型操作符功能操作數(shù)數(shù)據(jù)類型算術(shù)操作符+加整數(shù)?減整數(shù)*乘整數(shù)與實(shí)數(shù)/除整數(shù)與實(shí)數(shù)**乘方整數(shù)mod求模整數(shù)rem求余整數(shù)abs求絕對(duì)值整數(shù)sll邏輯左移bit或布爾型一維數(shù)組srl邏輯右移bit或布爾型一維數(shù)組sla算術(shù)左移bit或布爾型一維數(shù)組sra算術(shù)右移bit或布爾型一維數(shù)組rol邏輯循環(huán)左移bit或布爾型一維數(shù)組ror邏輯循環(huán)右移bit或布爾型一維數(shù)組+正整數(shù)?負(fù)整數(shù)表二.五 VHDL操作符列表續(xù)表類型操作符功能操作數(shù)數(shù)據(jù)類型并置連接運(yùn)算符&并置連接符一維數(shù)組關(guān)系操作符=等于任何數(shù)據(jù)類型/=不等于任何數(shù)據(jù)類型<小于枚舉與整數(shù)類型,及對(duì)應(yīng)地一維數(shù)組<=小于或等于枚舉與整數(shù)類型,及對(duì)應(yīng)地一維數(shù)組>大于枚舉與整數(shù)類型,及對(duì)應(yīng)地一維數(shù)組>=大于或等于枚舉與整數(shù)類型,及對(duì)應(yīng)地一維數(shù)組邏輯操作符and邏輯與bit,boolean與std_logicor邏輯或bit,boolean與std_logicnand與非bit,boolean與std_logicnor或非bit,boolean與std_logicxor異或bit,boolean與std_logicxnor同或bit,boolean與std_logicnot邏輯非bit,boolean與std_logic二．各種操作符地使用說明①嚴(yán)格遵循在基本操作符間操作數(shù)是相同數(shù)據(jù)類型地規(guī)則;嚴(yán)格遵循操作數(shù)地?cái)?shù)據(jù)類型需要與操作符所要求地?cái)?shù)據(jù)類型完全一致地規(guī)則。②注意操作符之間地優(yōu)先級(jí)別。③VHDL有七種基本邏輯操作符,對(duì)于數(shù)組型（如std_logic_vector）數(shù)據(jù)對(duì)象地相互作用是按位行地。表二.六 VHDL操作符優(yōu)先級(jí)④關(guān)系操作符地作用是將相同數(shù)據(jù)類型地?cái)?shù)據(jù)對(duì)象行數(shù)值比較（=,/=）或關(guān)系排序判斷（<,<=,>,>=）,并將結(jié)果以布爾類型（boolean）地形式表示出來,即TRUE或FALSE兩種。⑤并置運(yùn)算符地操作數(shù)地?cái)?shù)據(jù)類型是一維數(shù)組,可以利用并置運(yùn)算符將普通操作數(shù)或數(shù)組組合起來形成各種新地?cái)?shù)組。⑥表二.五所列地一六種算術(shù)操作符可以分為求與操作符,求積操作符,混合操作符,移位操作符等四類操作符。圖二.六移位操作示例圖二.四VHDL結(jié)構(gòu)體地描述方式二.四.一順序描述語(yǔ)句二.四.二并行描述語(yǔ)句二.四.三屬描述語(yǔ)句數(shù)字電路地工作方式是系統(tǒng)各單元電路同時(shí)上電工作,單元電路內(nèi)部按順序工作。這種特點(diǎn)決定了VHDL語(yǔ)句有順序（Sequential）描述語(yǔ)句與并行（Concurrent）描述語(yǔ)句兩種。●順序描述語(yǔ)句。順序描述語(yǔ)句為行為描述方式,包括if語(yǔ)句,case語(yǔ)句,loop語(yǔ)句,wait語(yǔ)句,null語(yǔ)句,assert語(yǔ)句?！癫⑿忻枋稣Z(yǔ)句。并行描述語(yǔ)句有三種描述方式,分別是結(jié)構(gòu)描述方式,數(shù)據(jù)流描述方式與行為描述方式。結(jié)構(gòu)（Structural）描述語(yǔ)句:所謂結(jié)構(gòu)描述,是指描述該設(shè)計(jì)單元地硬件結(jié)構(gòu),即該硬件是如何構(gòu)成地。數(shù)據(jù)流（Dataflow）描述語(yǔ)句:它以類似于寄存器傳輸級(jí)地方式描述數(shù)據(jù)地傳輸與變換,以規(guī)定設(shè)計(jì)地各種寄存器形式為特征,然后在寄存器之間插入組合邏輯。對(duì)應(yīng)地語(yǔ)句有簡(jiǎn)單信號(hào)賦值語(yǔ)句,條件信號(hào)賦值語(yǔ)句,選擇信號(hào)賦值語(yǔ)句。行為（Behavioral）描述語(yǔ)句:行為描述只表示輸入與輸出間轉(zhuǎn)換地行為,它不包含任何結(jié)構(gòu)信息。程語(yǔ)句具有順序與并行兩個(gè)特征。圖二.七程語(yǔ)句地構(gòu)成程語(yǔ)句地語(yǔ)法描述格式如下:<optional_label>:process<sensitivitylist敏感信號(hào)表>--此處聲明局部變量,數(shù)據(jù)類型及其它局部聲明（用于程）begin --程開始--程為順序語(yǔ)句signalandvariableassignments --信號(hào)與變量地賦值ifandcasestatements --if-then-else語(yǔ)句case-when語(yǔ)句whileandforloops --loop循環(huán)語(yǔ)句functionandprocedurecalls --函數(shù),過程調(diào)用endprocess<optional_label）>; --程結(jié)束要深刻理解程,就要掌握以下幾點(diǎn)。①結(jié)構(gòu)體多個(gè)程之所以能并行運(yùn)行,一個(gè)很重要地原因就是程之間地通信是通過傳遞信號(hào)來實(shí)現(xiàn)地。②雖然同一結(jié)構(gòu)體地程之間是并行運(yùn)行地,但同一程地邏輯描述語(yǔ)句則是順序運(yùn)行地,因而在程只能設(shè)置順序語(yǔ)句。③程地激活需要由敏感信號(hào)表定義地敏感信號(hào)地變化來啟動(dòng),否則需要由一個(gè)顯式地wait語(yǔ)句來激活。④一個(gè)程只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)地同步時(shí)序邏輯。而異步時(shí)序邏輯需要由多個(gè)程來表達(dá)。VHDL有如下六類基本順序語(yǔ)句:賦值語(yǔ)句,流程控制語(yǔ)句,等待語(yǔ)句,子程序調(diào)用語(yǔ)句,返回語(yǔ)句與空操作語(yǔ)句。二.四.一順序描述語(yǔ)句一．賦值語(yǔ)句（一）信號(hào)賦值語(yǔ)句信號(hào)賦值語(yǔ)句格式為 信號(hào)賦值目地:<=賦值源（二）變量賦值變量賦值格式為 變量賦值目地:=賦值源二．流程控制語(yǔ)句（一）if語(yǔ)句①if地門閂控制。if條件then順序語(yǔ)句;endif;②if地選擇控制。格式二:if條件一then順序語(yǔ)句elsif條件二then順序語(yǔ)句……else順序語(yǔ)句endif;格式一:if條件then順序語(yǔ)句else順序語(yǔ)句endif;（二）case語(yǔ)句case語(yǔ)句地結(jié)構(gòu)如下:case表達(dá)式iswhen選擇值=>順序語(yǔ)句;when選擇值=>順序語(yǔ)句;…[whenothers=>順序語(yǔ)句;]endcase;（三）loop語(yǔ)句①單loop語(yǔ)句語(yǔ)法格式:[標(biāo)號(hào):]loop順序語(yǔ)句endloop [標(biāo)號(hào)];②for-loop語(yǔ)句語(yǔ)法格式:[標(biāo)號(hào):]for循環(huán)變量in循環(huán)次數(shù)范圍loop順序語(yǔ)句;endloop[標(biāo)號(hào)];③while-loop語(yǔ)句地語(yǔ)法格式:[標(biāo)號(hào):]while循環(huán)控制條件loop順序語(yǔ)句endloop[標(biāo)號(hào)]:（四）next語(yǔ)句next[loop標(biāo)號(hào)][when條件表達(dá)式];（五）exit語(yǔ)句exit[loop標(biāo)號(hào)][when條件表達(dá)式];三．等待語(yǔ)句wait;waiton信號(hào)表;waituntil條件表達(dá)式;waitfor時(shí)間表達(dá)式;第一種表示永遠(yuǎn)掛起。第二種類似于process（敏感表格式）。第三種需滿足下列條件。①在條件表達(dá)式地信號(hào)發(fā)生了變化。②此信號(hào)改變后,且滿足wait語(yǔ)句所設(shè)地條件。兩個(gè)條件同時(shí)滿足,才能解除掛起,繼續(xù)執(zhí)行wait后地順序語(yǔ)句。第四種:等到時(shí)間到。四．子程序調(diào)用子程序調(diào)用有兩種方式,即順序語(yǔ)句方式與并行語(yǔ)句方式。子程序包括過程（procedure）與函數(shù)（function）。函數(shù)地格式:function函數(shù)名（參數(shù)一,參數(shù)二…）return數(shù)據(jù)類型名is[定義變量語(yǔ)句]begin[順序語(yǔ)句]return[返回變量名];end函數(shù)名;過程地格式:procedure過程名（參數(shù)一,參數(shù)二…）is[定義變量語(yǔ)句]begin[順序語(yǔ)句]end過程名;五．返回語(yǔ)句其格式有兩種:（一）return;（二）return表達(dá)式;六．空操作語(yǔ)句其語(yǔ)句格式如下:null;一．聲明包裝:并行語(yǔ)句在結(jié)構(gòu)體地使用格式如下:architecture結(jié)構(gòu)體名of實(shí)體名is說明語(yǔ)句;begin并行語(yǔ)句;endarchitecture結(jié)構(gòu)體名;二.四.二并行描述語(yǔ)句一．并行信號(hào)賦值語(yǔ)句（一）簡(jiǎn)單信號(hào)賦值語(yǔ)句信號(hào)賦值目地<=表達(dá)式;（二）條件信號(hào)賦值語(yǔ)句賦值目地<=表達(dá)式when賦值條件else表達(dá)式when賦值條件else…表達(dá)式;（三）選擇信號(hào)賦值語(yǔ)句with選擇表達(dá)式sel