數(shù)字電子技術(shù)基礎(chǔ)項(xiàng)目一裁判表決器電路的設(shè)計(jì)與調(diào)試

裁判表決器電路的設(shè)計(jì)與調(diào)試項(xiàng)目分析舉重比賽中，運(yùn)動員的成績有效與否由裁判判定，裁判共四位，其中主裁判一位，副裁判三位，主裁判有2個(gè)票權(quán)，副裁判每位有1個(gè)票權(quán)。當(dāng)每位裁判認(rèn)為運(yùn)動員成績有效時(shí)，投出贊成票，本著多數(shù)票有效的原則，當(dāng)裁判組認(rèn)為運(yùn)動員舉重成績有效時(shí)，白燈亮；當(dāng)裁判組認(rèn)為運(yùn)動員舉重成績無效時(shí)，紅燈亮。裁判表決器電路的設(shè)計(jì)與調(diào)試項(xiàng)目分析裁判表決器電路就是為了解決裁判的表決問題而設(shè)計(jì)的，裁判同意時(shí)，只需按下其對應(yīng)的按鈕，運(yùn)動員的成績有效與否的結(jié)果就直觀的顯示出來了。裁判表決器電路設(shè)計(jì)的流程如圖1-1所示。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-1裁判表決器電路設(shè)計(jì)流程圖裁判表決器電路的設(shè)計(jì)與調(diào)試

完成裁判表決器電路的設(shè)計(jì)。畫出裁判表決器電路的邏輯圖。完成裁判表決器電路的仿真調(diào)試。完成裁判表決器電路的連接。要完成裁判表決器電路的設(shè)計(jì)，需要從數(shù)字電路的基礎(chǔ)入手，相應(yīng)的知識環(huán)節(jié)如下圖1-2所示。本項(xiàng)目需要完成內(nèi)容裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-2裁判表決器電路設(shè)計(jì)流程圖裁判表決器電路的設(shè)計(jì)與調(diào)試知識目標(biāo)：

1.了解數(shù)字集成電路的命名方法；2.了解邏輯函數(shù)的意義，能進(jìn)行邏輯函數(shù)的化簡；3.了解組合邏輯電路的設(shè)計(jì)流程，能進(jìn)行簡單應(yīng)用電路的設(shè)計(jì)。裁判表決器電路的設(shè)計(jì)與調(diào)試技能目標(biāo)

1.掌握數(shù)字集成電路的識別；2.掌握仿真測試集成電路邏輯功能的方法，進(jìn)而掌握實(shí)際數(shù)字集成電路試；3.掌握如何選用數(shù)字集成電路芯片，能按照邏輯電路圖搭建實(shí)際電路；4.能使用仿真軟件進(jìn)行應(yīng)用電路的設(shè)計(jì)。裁判表決器電路的設(shè)計(jì)與調(diào)試任務(wù)一數(shù)字集成電路的識別任務(wù)二仿真測試門電路的識別任務(wù)三仿真測試邏輯函數(shù)的化簡任務(wù)四仿真設(shè)計(jì)三人投票表決電路裁判表決器電路的設(shè)計(jì)與調(diào)試數(shù)字集成電路的識別任務(wù)一裁判表決器電路的設(shè)計(jì)與調(diào)試任務(wù)目標(biāo)在集成技術(shù)迅速發(fā)展和廣泛應(yīng)用的今天，由半導(dǎo)體元件組成的分立元件門電路已經(jīng)很少有人使用，現(xiàn)在的數(shù)字電路一般都由集成電路組成。本任務(wù)要求學(xué)生完成數(shù)字集成電路型號、生產(chǎn)廠商的識別，同時(shí)要求學(xué)生學(xué)會查找數(shù)字集成電路芯片參數(shù)的方法。裁判表決器電路的設(shè)計(jì)與調(diào)試一、數(shù)字電路概述1.概述（一）數(shù)字信號與數(shù)字電路1）模擬信號時(shí)間連續(xù)的信號，如圖1-3（a）所示。對模擬信號進(jìn)行傳輸、處理的電子線路稱為模擬電路2）數(shù)字信號時(shí)間和幅度都是離散的信號，如圖1-3（b）所示。對數(shù)字信號進(jìn)行傳輸、處理電子線路成為數(shù)字電路。信號分類知識鏈接裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-3模擬信號和數(shù)字信號的波形裁判表決器電路的設(shè)計(jì)與調(diào)試2.脈沖信號與數(shù)字信號1）脈沖信號

脈沖信號是指在短時(shí)間內(nèi)作用于電路的離散的電流和電壓信號。圖1-4(a)所示是理想矩形脈沖的波形，它從一種狀態(tài)變化到另一種狀態(tài)不需要時(shí)間。而實(shí)際矩形脈沖波形與理想波形是不同的，圖1-4(b)所示為尖頂脈沖波形。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-4常見的脈沖波形裁判表決器電路的設(shè)計(jì)與調(diào)試下面與圖1-5所示的實(shí)際矩形脈沖波形為了說明描述脈沖信號的各種參數(shù)

（1）脈沖幅值Um。脈沖幅值Um是脈沖信號從一種狀態(tài)變化到另一種狀態(tài)的最大變化幅度。

（2）脈沖前沿tr。脈沖前沿tr是脈沖信號由幅值的10％上升到幅值的90％所需的時(shí)間。裁判表決器電路的設(shè)計(jì)與調(diào)試

（3）脈沖后沿tf。脈沖后沿tf是脈沖信號由幅值的90％下降到幅值的10％所需的時(shí)間。

（4）脈沖寬度tW。脈沖寬度tW是脈沖信號由前沿幅值的50％變化到后沿幅值的50％所需的時(shí)間。

（5）脈沖周期T。脈沖周期T是周期性變化的脈沖信號完成一次變化所需的時(shí)間。

（6）脈沖頻率f。脈沖頻率f是單位時(shí)間內(nèi)脈沖信號變化的次數(shù)。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-5實(shí)際矩形脈沖波形裁判表決器電路的設(shè)計(jì)與調(diào)試2）正、負(fù)脈沖信號

脈沖信號可以分為正脈沖信號和負(fù)脈沖信號兩種。變化后比變化前的電平值高的脈沖信號稱為正脈沖信號，其波形如圖1-6(a)所示；變化后比變化前的電平值低的脈沖信號稱為負(fù)脈沖信號，其波形如圖1-6(b)所示。圖1-6正、負(fù)脈沖信號的波形裁判表決器電路的設(shè)計(jì)與調(diào)試3）數(shù)字信號

數(shù)字信號是指可以用兩種邏輯電平0和1來描述的信號。邏輯電平0和1不表示具體的數(shù)量，而是一種邏輯值。若邏輯電路中的高電平用邏輯1表示、低電平用邏輯0表示時(shí)，稱之為正邏輯；若高電平用邏輯0表示、低電平用邏輯1表示時(shí)，稱之為負(fù)邏輯。裁判表決器電路的設(shè)計(jì)與調(diào)試3.數(shù)字電路的有點(diǎn)23451結(jié)構(gòu)簡單，便于集成化、系列化生產(chǎn)，成本低廉，使用方便?？垢蓴_性強(qiáng)，可靠性高，精度高。處理功能強(qiáng)，不僅能實(shí)現(xiàn)數(shù)值運(yùn)算，還可以實(shí)現(xiàn)邏輯運(yùn)算和判斷。數(shù)字信號更易于存儲、加密、壓縮、傳輸和再現(xiàn)?？删幊虜?shù)字電路可容易地實(shí)現(xiàn)各種算法，具有很大的靈活性。裁判表決器電路的設(shè)計(jì)與調(diào)試（二）數(shù)字電路的特點(diǎn)與分類1.數(shù)字電路的特點(diǎn)（1）

電子器件(如二極管、三極管)的導(dǎo)通與截止兩種狀態(tài)的外部表現(xiàn)是電流的有無或電平的高低，所以數(shù)字電路在穩(wěn)態(tài)時(shí)，電子器件處于開關(guān)狀態(tài)，即工作在飽和區(qū)和截止區(qū)。這種有和無、高和低相對立的兩種狀態(tài)，分別用1和0兩個(gè)數(shù)值來表示。裁判表決器電路的設(shè)計(jì)與調(diào)試（2）

數(shù)字信號中的1和0沒有任何數(shù)量的含義，只表示兩種不同的狀態(tài)，所以在數(shù)字電路的基本單元電路中，對元件的精度要求不高，允許有較大的誤差，電路在工作時(shí)只要能可靠地區(qū)分開1和0兩種狀態(tài)就可以了。相應(yīng)地，組成數(shù)字電路的單元結(jié)構(gòu)也比較簡單，具有便于集成化和系列化生產(chǎn)、工作準(zhǔn)確可靠、精度高、成本低廉、使用方便等優(yōu)點(diǎn)。裁判表決器電路的設(shè)計(jì)與調(diào)試（3）

在數(shù)字電路中，人們關(guān)心和研究的主要問題是輸出信號的狀態(tài)(0或1)與輸入信號的狀態(tài)(0或1)之間的邏輯關(guān)系，以反映電路的邏輯功能，所以在數(shù)字電路中不能采用模擬電路的分析方法，而是以邏輯代數(shù)作為主要工具，利用真值表、邏輯表達(dá)式、波形圖等來表示電路的邏輯功能，所以數(shù)字電路又稱為邏輯電路。（4）

數(shù)字電路不僅具有算術(shù)運(yùn)算能力，還具有邏輯推理和邏輯判斷能力，所以人們才能夠制造出各種數(shù)控裝置、智能儀表、數(shù)字通信設(shè)備以及數(shù)字電子計(jì)算機(jī)等現(xiàn)代化的科技產(chǎn)品，使數(shù)字電路得到廣泛的應(yīng)用。裁判表決器電路的設(shè)計(jì)與調(diào)試2.數(shù)字電路的分類（1）按集成電路芯片的集成度分小規(guī)模（SSI,每篇數(shù)十器件）大規(guī)模（LSI,每篇數(shù)千器件）中規(guī)模（MSI，每片數(shù)百器件）超大規(guī)模（VLSI，每片器件數(shù)目大1萬裁判表決器電路的設(shè)計(jì)與調(diào)試1.雙極型（TTL型）2.單極型（MOS型）（2）按所用器件制作工藝不同分裁判表決器電路的設(shè)計(jì)與調(diào)試（3）按電路的結(jié)構(gòu)和工作原理不同分組合邏輯電路時(shí)序邏輯電路裁判表決器電路的設(shè)計(jì)與調(diào)試二、數(shù)字集成電路（一）TTL與CMOS集成電路在數(shù)字電路中，應(yīng)用最為廣泛的是TTL集成門電路和CMOS集成門電路，TTL是英文“TransistorTransistorLogic”的縮寫，意為“晶體管—晶體管邏輯電路”。當(dāng)邏輯門電路的輸入級和輸出級都是采用三極管時(shí)，將這種邏輯門電路稱為TTL邏輯門電路。CMOS集成電路的許多最基本的邏輯單元都是用P溝道增強(qiáng)型MOS管和N溝道增強(qiáng)型MOS管，按照互補(bǔ)對稱形式連接起來構(gòu)成的，并因此而得名。這種電路具有電壓控制、功耗極小、連接方便等一系列優(yōu)點(diǎn)，是目前應(yīng)用最廣泛的集成電路之一。常用的數(shù)字集成電路分類及特點(diǎn)見表1-1。裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試（二）數(shù)字集成電路的命名方法1.國產(chǎn)集成電路的型號命名方法

我國集成電路的型號是按照國家標(biāo)準(zhǔn)（國標(biāo)）的規(guī)定命名的，遵照國標(biāo)GB3430—1989《半導(dǎo)體集成電路型號命名方法》，規(guī)定了我國集成電路各個(gè)品種和系列的命名方法。集成電路國標(biāo)命名方法見表1-2。裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試2.國外集成電路的型號命名方法裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-7數(shù)字集成電路型號舉例需要說明的是，由于集成電路的生產(chǎn)廠家眾多，且命名方法各異，即使集成電路同一前綴名的，也有不同的廠家在生產(chǎn)，所以使用者在選擇具體集成電路的時(shí)候，要查閱相應(yīng)的集成電路手冊，或到相關(guān)的網(wǎng)站查詢。裁判表決器電路的設(shè)計(jì)與調(diào)試3.集成電路的使用常識

1)常見電路的使用常識集成電路就是采用一定的生產(chǎn)工藝將晶體管、電阻和電容等元器件包括連接線路都集中在一個(gè)很小的硅片上，這個(gè)小硅片稱為晶片。將晶片用塑料或陶瓷封起來，并引出外部連接線，其外形大小、形狀和外部連接線的引出方式、尺寸標(biāo)準(zhǔn)稱為集成電路的封裝。為滿足不同的應(yīng)用場合，同一型號的集成電路一般都有不同形式的封裝，在使用集成電路前一定要查清集成電路的封裝，特別是在設(shè)計(jì)印制電路板時(shí)，初入門者往往會發(fā)生印制電路板制作完成后，在組裝器件時(shí)因封裝不對而造成印制電路板報(bào)廢的情況。裁判表決器電路的設(shè)計(jì)與調(diào)試隨著集成電路安裝工藝技術(shù)的發(fā)展，封裝技術(shù)也在不斷發(fā)展。目前集成電路的封裝規(guī)格不下數(shù)百種，圖1-8所示為數(shù)字集成電路常見的幾種封裝形式。圖1-8數(shù)字集成電路常見的幾種封裝形式裁判表決器電路的設(shè)計(jì)與調(diào)試

2)數(shù)字集成電路的引腳數(shù)字集成電路的引腳一般都在十幾至幾十個(gè)以上，如何識別引腳的編號對正確使用集成電路是至關(guān)重要的。對于器件兩邊引腳封裝(如DIP封裝、SOP封裝等)的集成電路器件，頂面的一邊有一個(gè)缺口，一般在文字的左側(cè)。面對集成電路頂面，缺門朝左。則左下角的第一個(gè)引腳為1號，從1號開始逆時(shí)針順序給引腳編號。有些兩邊引腳封裝的器件體積較小，封裝上并無缺口，甚至第一引腳處的標(biāo)記也沒有，這一類器件就只能以文字方向辨別。對于四邊引腳封裝的器件，其四個(gè)角有一個(gè)角為缺角，用于定位。這類器件在第一引腳處有一個(gè)標(biāo)記，然后逆時(shí)針方向順序排列，如圖1-8所示的PLCC封裝。裁判表決器電路的設(shè)計(jì)與調(diào)試

3)數(shù)字集成電路技術(shù)參數(shù)的獲得途徑（1）來自數(shù)字集成電路數(shù)據(jù)手冊。目前，市面上各種各樣的數(shù)字集成電路數(shù)據(jù)手冊十分豐富，既有按某一類數(shù)字集成電路收集的綜合性手冊，也有各生產(chǎn)廠家提供的產(chǎn)品手冊等。（2）來自互聯(lián)網(wǎng)。在互聯(lián)網(wǎng)上查找集成電路的資料十分方便，具體方法有以下幾種。

①互聯(lián)網(wǎng)上有許多有關(guān)電子技術(shù)和集成電路的網(wǎng)站，這些網(wǎng)站一般都提供了集成電路的技術(shù)資料、供貨情況甚至參考價(jià)格等信息，如/、/等。②在集成電路生產(chǎn)廠家的網(wǎng)站上查找?；ヂ?lián)網(wǎng)上提供集成電路技術(shù)參數(shù)資料的網(wǎng)站上，一般都提供有國內(nèi)外集成電路生產(chǎn)廠商的網(wǎng)址，這些生產(chǎn)廠家的網(wǎng)站上都會提供該公司產(chǎn)品的詳細(xì)技術(shù)參數(shù)資料。裁判表決器電路的設(shè)計(jì)與調(diào)試知識拓展一、TTL與非門電路的型號及通用性

TTL與非門在數(shù)字電路中有著廣泛的應(yīng)用?？筛鶕?jù)電路的邏輯需要，選用四2輸入與非門、三3輸入與非門、雙4輸入與非門、8輸入與非門或相應(yīng)型號的開路門(OC門)。其中四2輸入與非門的含義為，在一個(gè)集成電路芯片中，集成了四個(gè)一樣的與非門電路，每個(gè)與非門電路為2個(gè)輸入端和1個(gè)輸出端。其他有關(guān)芯片的內(nèi)容，會在后續(xù)章節(jié)中結(jié)合實(shí)際應(yīng)用陸續(xù)介紹。表1-4列出了常用TTL與非門產(chǎn)品的型號和功能。裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試上述的11種與非門(含OC門)均采用雙列直插(DIP)式14腳封裝形式，如圖1-9所示為CT7400和CT7420兩種與非門的引腳排列示意圖。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-9兩種TTL集成電路的引腳排列裁判表決器電路的設(shè)計(jì)與調(diào)試二、TTL集成電路的技術(shù)參數(shù)TTL門電路是基本邏輯單元，是構(gòu)成各種TTL電路的基礎(chǔ)。實(shí)際生產(chǎn)的TTL集成電路品種齊全，種類繁多，應(yīng)用十分普遍。TTL集成電路產(chǎn)品有多個(gè)系列，其常用集成邏輯電路參考數(shù)見表1-5。裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試1.電壓傳輸特性電壓傳輸特性是指輸出電壓uO隨輸入電壓uI變化的特性。如果將TTL與非門的某輸入端電壓由0V逐漸增加到5V，其他輸入端接5V，測量輸出端電壓，可以得到一條電壓變化的曲線，這就是電壓傳輸特性曲線，如圖1-10所示。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-10與非門的電壓傳輸特性曲線裁判表決器電路的設(shè)計(jì)與調(diào)試由圖1-10可見，當(dāng)輸入電壓從0V開始逐漸增加時(shí)，在一定的uI范圍內(nèi)的輸出電壓uO保持高電平基本不變。當(dāng)uI上升到一定數(shù)值后，輸出電壓uO很快下降為低電平，此后即使uI繼續(xù)增加，輸出電壓uO也基本保持低電平不變。裁判表決器電路的設(shè)計(jì)與調(diào)試2.主要參數(shù)

（1）輸出高電平UOH。UOH是指TTL與非門的一個(gè)或幾個(gè)輸入為低電平時(shí)的輸出電平。產(chǎn)品規(guī)范值UOH≥2.4V，標(biāo)準(zhǔn)高電平USH=2.4V。

（2）輸出低電平UOL。UOL是指TTL與非門的輸入全為高電平時(shí)的輸出電平。產(chǎn)品規(guī)范值UOL≤0.4V，標(biāo)準(zhǔn)低電平USL=0.4V。裁判表決器電路的設(shè)計(jì)與調(diào)試

（3）高電平輸出電流IOH。IOH是指輸出為高電平時(shí)，提供給外接負(fù)載的最大輸出電流，超過此值會使輸出高電平下降。IOH表示電路的拉電流負(fù)載能力。

（4）低電平輸出電流IOL。IOL是指輸出為低電平時(shí)，外接負(fù)載的最大輸出電流，超過此值會使輸出低電平上升。IOL表示電路的灌電流負(fù)載能力。裁判表決器電路的設(shè)計(jì)與調(diào)試

（5）扇出系數(shù)NO。NO是指一個(gè)門電路能帶同類門的最大數(shù)目，它表示門電路的帶負(fù)載能力。一般TTL門電路NO≥8，功率驅(qū)動門的NO可達(dá)25。

（6）最大工作頻率fmax。fmax是指門電路的最大工作頻率，超過此頻率門電路就不能正常工作。裁判表決器電路的設(shè)計(jì)與調(diào)試

（7）輸入關(guān)門電平UOFF。UOFF是指在額定負(fù)載下使與非門的輸出電平達(dá)到標(biāo)準(zhǔn)高電平USH的輸入電平。它表示使與非門關(guān)斷所需的最大輸入電平。一般TTL門電路的UOFF≈0.8V。

（8）輸入開門電平UON。UON是指在額定負(fù)載下使與非門的輸出電平達(dá)到標(biāo)準(zhǔn)低電平USL的輸入電平。它表示使與非門開通的最小輸入電平。一般TTL門電路的UON≈1.8V。裁判表決器電路的設(shè)計(jì)與調(diào)試

（9）高電平輸入電流IIH。IIH是指輸入為高電平時(shí)的輸入電流，也即當(dāng)前級輸出為高電平時(shí)，本級輸入電路造成的前級拉電流。

（10）低電平輸入電流IIL。IIL是指輸入為低電平時(shí)的輸出電流，也即當(dāng)前級輸出為低電平時(shí)，本級輸入電路造成的前級灌電流。裁判表決器電路的設(shè)計(jì)與調(diào)試

（11）平均傳輸時(shí)間tpd。tpd是指信號通過與非門時(shí)所需的平均延遲時(shí)間。在工作頻率較高的數(shù)字電路中，信號經(jīng)過多級傳輸后造成的時(shí)間延遲會影響電路的邏輯功能。從與非門的輸入端加上一個(gè)脈沖信號uI到輸出端輸出一個(gè)脈沖信號uO，其間有一定的時(shí)間延遲，如圖1-11所示，它表示了門電路的開關(guān)速度。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-11TTL與非門的傳輸時(shí)間延遲裁判表決器電路的設(shè)計(jì)與調(diào)試

（12）空載功耗?？蛰d功耗是指與非門空載時(shí)的功率損耗，它等于電源總電流ICC與電源電壓UCC的乘積。用平均傳輸延遲時(shí)間表示TTL與非門的傳輸時(shí)間延遲為裁判表決器電路的設(shè)計(jì)與調(diào)試3.其他類型的TTL門電路

在實(shí)際的數(shù)字系統(tǒng)中，為了便于實(shí)現(xiàn)各種不同的邏輯函數(shù)，在TTL門電路的定型產(chǎn)品中，除了與非門之外，還有或非門、與門、或門、與或非門、異或門和反相器等幾種常見的類型。同一系列數(shù)字集成電路中邏輯功能相同的數(shù)字集成電路，其外部引腳相同，如圖1-12所示。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-12集成邏輯電路引腳及內(nèi)部邏輯電路圖裁判表決器電路的設(shè)計(jì)與調(diào)試仿真測試門電路邏輯功能任務(wù)二裁判表決器電路的設(shè)計(jì)與調(diào)試任務(wù)目標(biāo)門電路是組成數(shù)字電路的基本單元電路，了解了門電路的工作原理和邏輯功能，才能更好地使用集成邏輯門電路。本任務(wù)通過仿真測試的方式學(xué)習(xí)并掌握集成邏輯門電路的功能和特點(diǎn)。裁判表決器電路的設(shè)計(jì)與調(diào)試一、邏輯代數(shù)知識鏈接

邏輯代數(shù)（也稱為布爾代數(shù))是研究邏輯電路的數(shù)學(xué)工具，它為分析和設(shè)計(jì)邏輯電路提供了理論基礎(chǔ)。邏輯代數(shù)用二值函數(shù)進(jìn)行邏輯運(yùn)算。利用邏輯代數(shù)可以將客觀事物之間復(fù)雜的邏輯關(guān)系用簡單的代數(shù)式描述出來，從而方便地研究各種復(fù)雜的邏輯問題。裁判表決器電路的設(shè)計(jì)與調(diào)試（一）基本邏輯關(guān)系2.1.3.或邏輯與邏輯非邏輯裁判表決器電路的設(shè)計(jì)與調(diào)試下面用圖1-13所示的指示燈控制電路來說明邏輯函數(shù)的實(shí)際意義。首先確定各邏輯值的含義：設(shè)開關(guān)閉合為1，斷開為0；燈亮為1，燈滅為0。用A、B作為開關(guān)S1、S2的狀態(tài)變量，用F作為燈H的狀態(tài)變量。圖1-13指示燈控制電路裁判表決器電路的設(shè)計(jì)與調(diào)試1.與邏輯

只有當(dāng)決定事物結(jié)果的所有條件全部具備時(shí)，這個(gè)結(jié)果才會發(fā)生，這樣的邏輯關(guān)系稱為與邏輯關(guān)系。對于圖1-13(a)所示的電路，只有當(dāng)開關(guān)S1與S2都閉合，即A與B均為1時(shí)，F(xiàn)才能為1，燈才能亮。所以燈和開關(guān)之間的邏輯關(guān)系為邏輯與，表示為F=A?B。裁判表決器電路的設(shè)計(jì)與調(diào)試2.或邏輯

在決定事物結(jié)果的所有條件中，只要具備一個(gè)或一個(gè)以上的條件，這個(gè)結(jié)果就會發(fā)生，這樣的邏輯關(guān)系稱為或邏輯關(guān)系。對于圖1-13(b)所示電路，只要開關(guān)S1或S2有一個(gè)閉合，即A或B有一個(gè)為1時(shí)，F(xiàn)就能為1，燈就能亮。所以燈和開關(guān)之間的邏輯關(guān)系為邏輯或，表示為F=A+B。裁判表決器電路的設(shè)計(jì)與調(diào)試3.非邏輯當(dāng)決定事物結(jié)果的條件不具備時(shí)，這件事情才會發(fā)生，這樣的邏輯關(guān)系稱為非邏輯關(guān)系。對于圖1-13(c)所示電路，當(dāng)開關(guān)S1斷開時(shí)燈亮，當(dāng)開關(guān)S1閉合時(shí)燈滅。因此，燈和開關(guān)之間的邏輯關(guān)系為邏輯非，表示為F=A裁判表決器電路的設(shè)計(jì)與調(diào)試（二）邏輯函數(shù)的表示方法

任何邏輯函數(shù)都可以用邏輯表達(dá)式、邏輯符號圖(簡稱為邏輯圖)、真值表和卡諾圖四種形式來表示。表1-7所示為幾種常用邏輯函數(shù)的表示方法。裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試1.由真值表轉(zhuǎn)換到與或表達(dá)式

由真值表轉(zhuǎn)換到與或表達(dá)式的方法是：將真值表中每一組使輸出函數(shù)值為1的輸入變量都寫成一個(gè)乘積項(xiàng)；在這些乘積項(xiàng)中，取值為1的變量，該因子寫成原變量，取值為0的變量，則該因子寫成反變量；將這些乘積項(xiàng)相加，就得到了邏輯函數(shù)的與或表達(dá)式。（三）邏輯函數(shù)表示形式的轉(zhuǎn)換裁判表決器電路的設(shè)計(jì)與調(diào)試

例如，將異或邏輯的真值表轉(zhuǎn)換成與或邏輯表達(dá)式時(shí)，由表1-7的真值表可知，能使F為1的A和B取值的組合有兩種：一種是A=0，B=1，將A取反再與B相與可得；另一種是A=1，B=0，將B取反再與A相與可得。將兩個(gè)與項(xiàng)(和)相或，便得到其對應(yīng)的邏輯表達(dá)式為。裁判表決器電路的設(shè)計(jì)與調(diào)試1.由邏輯表達(dá)式轉(zhuǎn)換到真值表

由邏輯表達(dá)式轉(zhuǎn)換到真值表的方法是：把函數(shù)中變量各種取值的組合有序地填入真值表中(有n個(gè)變量時(shí)，變量取值的組合有2n個(gè))，再計(jì)算出變量各組取值時(shí)對應(yīng)的函數(shù)值，并填入表中，就得到了邏輯函數(shù)的真值表。裁判表決器電路的設(shè)計(jì)與調(diào)試

例如，將異或邏輯表達(dá)式轉(zhuǎn)換成真值表。異或邏輯表達(dá)式為，當(dāng)真值表中A填0，B填0時(shí)，計(jì)算表達(dá)式中第一項(xiàng)的值是0，第二項(xiàng)的值是0，兩個(gè)與項(xiàng)邏輯值相加為0。所以對A和B的這一組取值，真值表中F的值填0。按上述方法將A和B取值的四種組合逐一填入真值表中，就完成了轉(zhuǎn)換。裁判表決器電路的設(shè)計(jì)與調(diào)試3.邏輯表達(dá)式與邏輯圖的轉(zhuǎn)換

常用的邏輯表達(dá)式與邏輯圖之間的對應(yīng)關(guān)系非常重要(見表1-7)，這是邏輯表達(dá)式與邏輯圖間轉(zhuǎn)換的依據(jù)。有了邏輯表達(dá)式，按照先后的運(yùn)算順序，用邏輯符號表示并正確連接起來，就可以畫出邏輯圖。如異或邏輯表達(dá)式為，其邏輯圖如圖1-14所示。圖1-14異或邏輯圖裁判表決器電路的設(shè)計(jì)與調(diào)試二、邏輯運(yùn)算1.基本邏輯運(yùn)算

邏輯與運(yùn)算可表示為邏輯或運(yùn)算可表示為邏輯非運(yùn)算可表示為裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試2.邏輯代數(shù)的基本定律（1）交換律裁判表決器電路的設(shè)計(jì)與調(diào)試（2）結(jié)合律（3）分配律裁判表決器電路的設(shè)計(jì)與調(diào)試（4）吸收律裁判表決器電路的設(shè)計(jì)與調(diào)試（5）反演律裁判表決器電路的設(shè)計(jì)與調(diào)試3.幾種常用的邏輯運(yùn)算（1）與非運(yùn)算（2）或非運(yùn)算（3）異或運(yùn)算（4）同或運(yùn)算裁判表決器電路的設(shè)計(jì)與調(diào)試4.邏輯代數(shù)運(yùn)算的基本規(guī)則2）.反演規(guī)則1）.代入規(guī)則3）.對偶規(guī)則裁判表決器電路的設(shè)計(jì)與調(diào)試5.利用邏輯運(yùn)算的法則進(jìn)行邏輯表達(dá)式的變換

例1-1將與或表達(dá)式F=AB+CD轉(zhuǎn)換成與非—與非表達(dá)式。解:

例1-2將與非—與非表達(dá)式轉(zhuǎn)換成與或表達(dá)式。解:

裁判表決器電路的設(shè)計(jì)與調(diào)試三、邏輯門電路與集成邏輯電路

能實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路稱為門電路。由于在二值邏輯中，邏輯變量的取值0和1是兩種截然不同的邏輯狀態(tài)，在電路中也需要用兩種截然相反的狀態(tài)來表示，而電路的狀態(tài)是靠半導(dǎo)體元件的導(dǎo)通與截止來控制和實(shí)現(xiàn)的，所以半導(dǎo)體元件稱為電子開關(guān)。二極管、晶體管和場效應(yīng)管在數(shù)字電路中就是構(gòu)成這種電子開關(guān)的基本開關(guān)元件。相應(yīng)地，門電路也稱為開關(guān)電路。裁判表決器電路的設(shè)計(jì)與調(diào)試（一）分立元件門電路1.二極管與門

圖1-15(a)所示是由二極管構(gòu)成的有兩個(gè)輸入端的與門電路，其中A和B為輸入端，F(xiàn)為輸出端。圖1-15(b)所示是與門的邏輯符號。圖1-15二極管與門裁判表決器電路的設(shè)計(jì)與調(diào)試

假設(shè)二極管是硅管，正向結(jié)壓降為0.7V，輸入高電平為3V，低電平為0V?，F(xiàn)在來分析這個(gè)電路如何實(shí)現(xiàn)與邏輯運(yùn)算。輸入A和B的高、低電平共有四種不同的組合，下面分別討論。（1）VA＝VB＝0V。在這種情況下，二極管DA和DB都處于正向偏置，DA和DB均導(dǎo)通，由于二極管的正向?qū)▔航禐?.7V，使VF被鉗制在VF=VA(或VB)+0.7V＝0.7V。（2）VA＝0V，VB＝3V。VA=0V，故DA先導(dǎo)通。由于二極管的鉗位作用，VF＝0.7V。此時(shí)DB反向偏置，處于截止?fàn)顟B(tài)。（3）VA＝3V，VB＝0V。顯然DB先導(dǎo)通，VF＝0.7V。此時(shí)DA反向偏置，處于截止?fàn)顟B(tài)。裁判表決器電路的設(shè)計(jì)與調(diào)試

（4）VA＝VB＝3V。在這種情況下，DA和DB均導(dǎo)通，因二極管鉗位作用，VF＝VA(或VB)+0.7V＝3.7V。將上述輸入與輸出電平之間的對應(yīng)關(guān)系列表見表19。

如果將高電平3V或3.7V代表邏輯1，低電平0V或0.7V代表邏輯0，則可以把表1-9中輸入與輸出電平關(guān)系表轉(zhuǎn)換為輸入與輸出的邏輯關(guān)系表，見表1-10，這個(gè)表即為與邏輯真值表。裁判表決器電路的設(shè)計(jì)與調(diào)試

由此可見，輸入變量A、B與F之間的邏輯關(guān)系是與邏輯。因此，圖1-15（a）所示電路是實(shí)現(xiàn)與邏輯運(yùn)算的與門，其邏輯表達(dá)式為F=A?B。裁判表決器電路的設(shè)計(jì)與調(diào)試2.二極管或門

圖1-16(a)所示是由二極管構(gòu)成的有兩個(gè)輸入端的或門電路，其中A和B為輸入端，F(xiàn)為輸出端。圖1-16(b)所示是或門的邏輯符號，其電路分析可分為以下兩種情況。圖1-16二極管或門裁判表決器電路的設(shè)計(jì)與調(diào)試

（1）VA=VB=0V或VA=VB=3V。顯然，二極管DA和DB都導(dǎo)通。當(dāng)VA=VB=0V時(shí)，VF＝VA（或VB）－0.7V＝－0.7V；當(dāng)VA=VB=3V時(shí)，VF＝VA（或VB）－0.7V＝2.3V。（2）VA、VB任意一個(gè)為3V。當(dāng)VA=3V時(shí)，DA先導(dǎo)通，因二極管鉗位作用，VF＝VA－0.7V＝2.3V。此時(shí)，DB截止。同理，當(dāng)VB=3V時(shí)，VF＝2.3V。如果將高電平2.3V和3V代表邏輯l，低電平－0.7V和0V代表邏輯0，那么，根據(jù)上述分析結(jié)果，可以得到表1-11所示的邏輯真值表。通過真值表可看出，只要輸入有一個(gè)1，輸出就為1。否則，輸出就為0。由此可知，輸入變量A、B與F之間的邏輯關(guān)系是或邏輯。因此，圖1-17（a）電路是實(shí)現(xiàn)或邏輯運(yùn)算的或門，其邏輯表達(dá)式為F=A+B。裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試3.三極管非門

圖1-17(a)所示是由三極管構(gòu)成的有一個(gè)輸入端的非門電路，其中A為輸入端，F(xiàn)為輸出端。圖1-17(b)所示是非門的邏輯符號，其電路分析可分為以下兩種情況。圖1-17三極管非門裁判表決器電路的設(shè)計(jì)與調(diào)試

（1）VA=0V。由于VA=0V，－5V電壓經(jīng)R1和R2分壓后使三極管T的基極電平VB<0，所以，三極管處于截止?fàn)顟B(tài)，輸出電壓VF將接近于VCC，即VF≈VCC=3V。（2）VA=3V。由于VA＝3V，三極管T發(fā)射結(jié)正向偏置，T導(dǎo)通并處于飽和狀態(tài)（可以設(shè)計(jì)電路使基極電流大于臨界飽和基極電流，在這種情況下，三極管為飽和狀態(tài)），三極管T飽和狀態(tài)時(shí)，VCE=0.3V，因此，VF=0.3V。如果將高電平3V代表邏輯1，低電平0V和0.3V代表邏輯0，根據(jù)上述分析結(jié)果，可得到表1-12所示的邏輯真值表。通過真值表可以看出，輸入為1時(shí)，輸出為0；輸入為0時(shí)，輸出為1。由此可知，輸入變量A與輸出變量F之間的邏輯關(guān)系是非邏輯，其邏輯表達(dá)式為。裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試4.復(fù)合門電路二極管與門和或門電路簡單，缺點(diǎn)是存在電平偏移、帶負(fù)載能力差、工作速度低、可靠性差。非門的優(yōu)點(diǎn)恰好是沒有電平偏移、帶負(fù)載能力強(qiáng)、工作速度高、可靠性高。因此，常將二極管與門、或門和晶體管非門連接起來，構(gòu)成與非門和或非門。這種門電路稱為二極管—晶體管邏輯門電路，簡稱為DTL電路。無論是分立元件組成的門電路還是集成門電路，只要其邏輯功能相同，在邏輯電路圖中都可以用相應(yīng)的邏輯符號來表示。裁判表決器電路的設(shè)計(jì)與調(diào)試（二）TTL集成門電路1.基本TTL與非門工作原理

圖1-18所示為TTL與非門的電路圖。它由輸入級、中間級和輸出級三部分組成。輸入級由多發(fā)射極晶體管T1、二極管D1和D2構(gòu)成。多發(fā)射極晶體管中的基極和集電極是共用的，發(fā)射極是獨(dú)立的。D1和D2為輸入端限幅二極管，限制輸入負(fù)脈沖的幅度，起到保護(hù)多發(fā)射極晶體管的作用。中間級由T2構(gòu)成，其集電極和發(fā)射極產(chǎn)生相位相反的信號，分別驅(qū)動輸出級的T3和T4。輸出級由T3、T4和D3構(gòu)成推拉式輸出。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-18TTL與非門電路裁判表決器電路的設(shè)計(jì)與調(diào)試

假定輸入信號高電平為3.6V，低電平為0.3V。晶體管發(fā)射結(jié)導(dǎo)通時(shí)VBE＝0.7V，晶體管飽和時(shí)VCE＝0.3V，二極管導(dǎo)通時(shí)電壓VD＝0.7V。這里主要分析TTL與非門的邏輯關(guān)系，并估算電路有關(guān)各點(diǎn)的電平。（1）輸入端有一個(gè)（或兩個(gè)）為0.3V。假定輸入端A為0.3V，那么T1的A發(fā)射結(jié)導(dǎo)通。T1的基極電平VB1=VA+VBE1＝0.3V+0.7V=1.0V，此時(shí)，VB1作用于T1的集電結(jié)和T2、T4的發(fā)射結(jié)上，由于VB1過低，不足以使T2和T4導(dǎo)通。因?yàn)橐筎2和T4導(dǎo)通，至少需要VB1＝VBC1+VBE2+VBE4=0.7×3V=2.1V。當(dāng)T2和T4截止時(shí)，電源VCC通過電阻R2向T3提供基極電流，使T3和D3導(dǎo)通，其電流流入負(fù)載。因?yàn)殡娮鑂2上的壓降很小，可以忽略不計(jì)，輸出電平VO＝VCC－VBE3－VD3＝5V－0.7V－0.7V＝3.6V。實(shí)現(xiàn)了輸入只要有一個(gè)低電平時(shí)，輸出為高電平的邏輯關(guān)系。裁判表決器電路的設(shè)計(jì)與調(diào)試（2）輸入端全為3.6V。當(dāng)輸入端A、B都為高電平3.6V時(shí)，電源VCC通過電阻R1先使T2和T4導(dǎo)通，使T1基極電平VB1＝VBC1+VBE2+VBE4=0.7×3V＝2.1V，多發(fā)射極管T1的兩個(gè)發(fā)射結(jié)處于截止?fàn)顟B(tài)，而集電結(jié)處于正向偏置的導(dǎo)通狀態(tài)。這時(shí)T1處于倒置工作狀態(tài)，倒置工作狀態(tài)時(shí)晶體管的電流放大倍數(shù)近似為1。因此IB1≈IB2，只要合理選擇R1、R2和R3，就可以使T2和T4處于飽和狀態(tài)。由此，T2集電極電平VC2＝VCE2+VBE4＝0.3V+0.7V＝1.0V。當(dāng)VC2=1.0V時(shí)，不足以使T3和D3導(dǎo)通，故T3和D3截止。因此T4處于飽和狀態(tài)，故VCE4=0.3V，也即VO＝0.3V。實(shí)現(xiàn)了輸入全為高電平時(shí)，輸出為低電平的邏輯關(guān)系。

裁判表決器電路的設(shè)計(jì)與調(diào)試2.其他類型的TTL門電路

在實(shí)際的數(shù)字系統(tǒng)中，為了便于實(shí)現(xiàn)各種不同的邏輯函數(shù)，在TTL門電路的定型產(chǎn)品中，除了與非門之外，還有或非門、與門、或門、與或非門、異或門和反相器等幾種常見的類型。它們盡管功能不同，但輸入端和輸出端的電路結(jié)構(gòu)均與TTL與非門基本相同，所以前面介紹的各種特性和參數(shù)，對這些門電路同樣適用。裁判表決器電路的設(shè)計(jì)與調(diào)試3.集電極開路的門電路和三態(tài)門集電極開路的門電路是基于線與邏輯的實(shí)際需要而產(chǎn)生的。所謂線與就是將兩個(gè)以上的門電路的輸出端直接并聯(lián)起來，用以實(shí)現(xiàn)幾個(gè)函數(shù)的邏輯乘，這在理論上是可行的，但用普通的門電路實(shí)現(xiàn)線與卻是不安全的。為了解決線與問題，在TTL電路中把門電路輸出級改為集電極開路的三極管結(jié)構(gòu)，簡稱為OC門。

1）集電極開路的門電路裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-19OC門電路及邏輯符號裁判表決器電路的設(shè)計(jì)與調(diào)試設(shè)n個(gè)OC門線與，后面帶m個(gè)負(fù)載門，則上拉電阻的取值范圍為：

其中，VOLmax為規(guī)定的產(chǎn)品低電平上限值，VOHmin為規(guī)定的產(chǎn)品高電平下限值，IOL為每個(gè)OC門所允許的最大負(fù)載電流，IOH為OC門輸出管截止時(shí)的漏電流，IIL為每個(gè)負(fù)載門的低電平輸入電流，IIH為負(fù)載門的高電平輸入電流。裁判表決器電路的設(shè)計(jì)與調(diào)試2）三態(tài)門三態(tài)門簡稱為TSL門，它是在普通門的基礎(chǔ)上，加上使能控制電路和控制信號構(gòu)成的。所謂三態(tài)門是指其輸出有三種狀態(tài)，即高電平、低電平和高阻態(tài)（開路狀態(tài)）。在高阻態(tài)時(shí)，其輸出與外接電路呈斷開狀態(tài)。圖1-20所示為三態(tài)與非門的邏輯圖。圖1-20三態(tài)與非門邏輯圖裁判表決器電路的設(shè)計(jì)與調(diào)試1）用三態(tài)門接成總線結(jié)構(gòu)。使用三態(tài)門可以實(shí)現(xiàn)用一條（或一組）總線分時(shí)傳送多路信號，如圖1-21(a)所示。2）用三態(tài)門實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸。在圖1-21(b)中，當(dāng)EN=1時(shí)，G1工作，G2處于高阻態(tài)，數(shù)據(jù)DI經(jīng)反相后送到總線。當(dāng)EN=0時(shí)，G1處于高阻態(tài)，G2工作，總線上的數(shù)據(jù)經(jīng)反相后在G2的輸出端送出。三態(tài)門數(shù)據(jù)傳輸?shù)闹饕獞?yīng)用裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-21三態(tài)門應(yīng)用電路裁判表決器電路的設(shè)計(jì)與調(diào)試4.TTL邏輯門電路使用中的幾個(gè)實(shí)際問題

1)多余輸入端的處理為防止干擾，增加工作的穩(wěn)定性，與非門多余輸入端一般不應(yīng)懸空（懸空相當(dāng)于邏輯1），而應(yīng)將其接正電源或接固定的高電平，也可以接至有用端，如圖1-22所示?；蜷T和或非門多余輸入端可直接接地。圖1-22多余輸入端的處理裁判表決器電路的設(shè)計(jì)與調(diào)試

2)使用中的注意事項(xiàng)

（1）對已經(jīng)選定的元器件一定要進(jìn)行測試，參數(shù)的性能指標(biāo)應(yīng)滿足設(shè)計(jì)要求，并留有余量。要準(zhǔn)確識別各元器件的引腳，以免接錯造成人為故障甚至損壞元器件。

（2）TTL電路的電源電壓應(yīng)滿足5（1±10%）V，使用時(shí)不能將電源與“地”引線端顛倒接錯，否則將會因電流過大造成器件損壞。

（3）電路的各輸入端不能直接與高于+5.5V、低于-0.5V的低內(nèi)阻電源連接，因?yàn)榈蛢?nèi)阻電源能提供較大電流，會因過熱而燒毀器件。

（4）除三態(tài)門和OC門外，輸出端不允許并聯(lián)使用，OC門線與時(shí)應(yīng)按要求配好上拉電阻。裁判表決器電路的設(shè)計(jì)與調(diào)試

（5）輸出端不允許與電源或“地”短路，否則會造成器件損壞，但可以通過電阻與電源相連，輸出高電平。

（6）在電源接通的情況下，不要移動或插入集成電路，因?yàn)殡娏鞯臎_擊會造成集成電路永久性損壞。

（7）一個(gè)集成塊中一般包括幾個(gè)門電路，為了降低功耗，可將不使用的與非門和或非門等器件的所有輸入端接地，并且將它們的輸出端連到不使用的與門輸入端上，如圖1-23所示。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-23不使用門的處理裁判表決器電路的設(shè)計(jì)與調(diào)試

（8）為了防止動態(tài)尖峰或脈沖電流通過公共電源內(nèi)阻耦合到邏輯電路造成干擾，在電源與地線間通常接入10～100μF的低頻去耦濾波電容。大電容器有分布電感，不能濾除高頻干擾，因此每一個(gè)芯片電源端還應(yīng)加接0.1pF的電容，以濾除高頻開關(guān)噪聲。

（9）為了減少噪聲，應(yīng)將電源“地”和信號“地”分開,先將信號“地”匯集一點(diǎn)，然后用最短的導(dǎo)線將二者連在一起。如果系統(tǒng)中含有模擬和數(shù)字兩種電路，同樣應(yīng)將二者的“地”分開，然后再選一個(gè)合適的公共點(diǎn)接地。必要時(shí)可設(shè)計(jì)模擬和數(shù)字兩塊電路板，各備直流電源，然后將二者恰當(dāng)?shù)摹暗亍边B接在一起。

（10）TTL電路通常要求輸入信號上升沿或下降沿小于50～100ns/V，當(dāng)外加輸入信號不滿足此要求時(shí)，必須加施密特觸發(fā)器整形。裁判表決器電路的設(shè)計(jì)與調(diào)試（三）CMOS集成門電路CMOS集成電路的許多最基本的邏輯單元，都是用P溝道增強(qiáng)型MOS管和N溝道增強(qiáng)型MOS管按照互補(bǔ)對稱形式連接起來構(gòu)成的，故稱為互補(bǔ)型MOS集成電路，簡稱為CMOS集成電路。裁判表決器電路的設(shè)計(jì)與調(diào)試1.常用CMOS邏輯門

1)CMOS非門電路圖1-24所示是CMOS非門電路，是CMOS電路的基本單元。它由一個(gè)P溝道增強(qiáng)型MOS管T1和一個(gè)N溝道增強(qiáng)型MOS管T2構(gòu)成，兩管漏極相連作為輸出端F，兩管柵極相連作為輸入端A。Tl源極接正電源VDD，T2源極接地，VDD大于T1和T2開啟電壓絕對值之和。圖1-24CMOS非門電路裁判表決器電路的設(shè)計(jì)與調(diào)試

2)CMOS與非門電路圖1-25所示是兩輸入CMOS與非門電路。同CMOS非門電路相比，其增加了一個(gè)P溝道MOS管與原P溝道MOS管并接，增加了一個(gè)N溝道MOS管與原N溝道MOS管串接。每個(gè)輸入分別控制一對P、N溝道MOS管。圖1-25CMOS與非門電路裁判表決器電路的設(shè)計(jì)與調(diào)試2.CMOS傳輸門

圖1-26所示為CMOS傳輸門電路及其邏輯符號，其中N溝道增強(qiáng)型MOS管TN的襯底接地，P溝道增強(qiáng)型MOS管TP的襯底接電源+VDD，兩管的源極和漏極分別連在一起作為傳輸門的輸入端和輸出端，在兩管的柵極上加上互補(bǔ)的控制信號C和。圖1-26CMOS傳輸門及其邏輯符號裁判表決器電路的設(shè)計(jì)與調(diào)試傳輸門的主要原理（1）當(dāng)C=0、=1，即C端為低電平（0V）、端為高電平（+VDD）時(shí)，TN和TP都不具備開啟條件而截止，即傳輸門截止。此時(shí)不論輸入ui為何值，都無法通過傳輸門傳輸?shù)捷敵龆?，輸入和輸出之間相當(dāng)于開關(guān)斷開一樣。（2）當(dāng)C=1、=0，即C端為高電平（+VDD）、端為低電平（0V）時(shí)，TN和TP都具備了導(dǎo)通條件。此時(shí)若ui在0～VDD范圍之內(nèi)，TN和TP中必定有一個(gè)導(dǎo)通，ui可通過傳輸門傳輸?shù)捷敵龆?，輸入和輸出之間相當(dāng)于開關(guān)接通一樣，uo=ui。如果將TN的襯底由接地改為接-VDD，則ui可以是-VDD～+VDD之間的任意電壓。裁判表決器電路的設(shè)計(jì)與調(diào)試3.CMOS集成電路的特點(diǎn)

（1）由于CMOS管的導(dǎo)通電阻比雙極型晶體管的導(dǎo)通電阻大，所以CMOS集成電路的工作速度比TTL集成電路的低。

（2）由于CMOS管的導(dǎo)通電阻比雙極型晶體管的導(dǎo)通電阻大，所以CMOS集成電路的工作速度比TTL集成電路的低。

（3）CMOS集成電路的電源電壓允許范圍較大，為3～18V，使電路的輸出高、低電平的擺幅大，因此COMS集成電路的抗干擾能力比TTL集成電路強(qiáng)。裁判表決器電路的設(shè)計(jì)與調(diào)試（5）因?yàn)镃MOS集成電路的功耗很小，所以其內(nèi)部發(fā)熱量小，因此CMOS集成電路的集成度比TTL集成電路高。

（6）CMOS集成電路的溫度穩(wěn)定性好，抗輻射能力強(qiáng)，因此CMOS集成電路適合于在特殊環(huán)境下工作。

（4）由于CMOS集成電路工作時(shí)總是一管導(dǎo)通，另一管截止，而截止管的電阻很高，這就使在任何時(shí)候流過電路的電流都很小，因此CMOS集成電路的功耗比TTL集成電路小得多。門電路的功耗只有幾個(gè)微瓦，中規(guī)模集成電路的功耗也不會超過100μW。裁判表決器電路的設(shè)計(jì)與調(diào)試

（7）由于CMOS集成電路的輸入阻抗高，所以其容易受靜電感應(yīng)而擊穿，因此在使用和存放時(shí)應(yīng)注意靜電屏蔽，焊接時(shí)電烙鐵應(yīng)接地良好，尤其是CMOS集成電路中多余不用的輸入端絕對不能懸空，應(yīng)根據(jù)需要接地或接高電平。裁判表決器電路的設(shè)計(jì)與調(diào)試4.CMOS邏輯門電路的正確使用1

存放CMOS集成電路時(shí)要屏蔽，一般放在金屬容器內(nèi)，也可以用金屬箔將其引腳短路。32

組裝、調(diào)試時(shí)，電烙鐵、儀表和工作臺應(yīng)有良好的接地。操作人員服裝和手套等應(yīng)選用無靜電材料制作。焊接時(shí)烙鐵功率不應(yīng)超過20W，最好用電烙鐵余熱快速焊接，也可以將插件座焊在線路板上，而后器件插在座上，這樣最安全。裁判表決器電路的設(shè)計(jì)與調(diào)試33

多余的輸入端絕對不能懸空，否則會因受干擾而破壞邏輯關(guān)系?？梢愿鶕?jù)邏輯功能的需要，分情況對多余輸入端加以處理。例如，與門和與非門的多余輸入端應(yīng)接到VDD或高電平上；或門和或非門的多余輸入端應(yīng)接到VSS或低電平上；如果電路的工作速度不高，不需要特別考慮功耗，也可以將多余輸入端同使用端并聯(lián)，如圖1-27所示。圖1-27CMOS門多余輸入端的處理裁判表決器電路的設(shè)計(jì)與調(diào)試（四）CMOS電路與TTL電路的連接1.CMOS電路和TTL電路之間的連接條件（1）電平匹配。驅(qū)動門輸出高電平要大于負(fù)載門的輸入高電平，驅(qū)動門輸出低電平要小于負(fù)載門的輸入低電平。（2）電流匹配。驅(qū)動門輸出電流要大于負(fù)載門的輸入電流。裁判表決器電路的設(shè)計(jì)與調(diào)試2.CMOS電路驅(qū)動TTL電路只要兩者的電壓參數(shù)兼容，一般情況下不用另加接口電路，僅按電流大小計(jì)算扇出系數(shù)即可。裁判表決器電路的設(shè)計(jì)與調(diào)試3.TTL電路驅(qū)動CMOS電路

因?yàn)門TL電路的VOH小于CMOS電路的VIH，所以TTL電路一般不能直接驅(qū)CMOS電路，可采用如圖1-28所示電路，提高TTL電路的輸出高電平，其中RUP為上拉電阻。如果CMOS電路VDD高于5V，則需要電平變換電路。圖1-28TTL電路驅(qū)動CMOS電路裁判表決器電路的設(shè)計(jì)與調(diào)試相關(guān)知識數(shù)字電路實(shí)驗(yàn)裝置的結(jié)構(gòu)與使用裁判表決器電路的設(shè)計(jì)與調(diào)試（1）電源。能夠提供TTL芯片和CMOS芯片工作的合適電源，一般應(yīng)有固定電壓和可調(diào)電壓兩種。（2）脈沖信號源。脈沖信號源應(yīng)包含連續(xù)脈沖和單次脈沖。（3）邏輯電平指示。邏輯電平指示即一組發(fā)光二極管，用其亮滅來顯示輸出電平的高低。（4）邏輯電子開關(guān)。邏輯電子開關(guān)即一組撥動開關(guān)，用以設(shè)定輸入電平的高低。（5）IC插座。IC插座用來安裝所要測試的芯片。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-29數(shù)字電路試驗(yàn)箱面板圖裁判表決器電路的設(shè)計(jì)與調(diào)試知識拓展一、數(shù)制和編碼1.各種數(shù)制及表示方法

1)十進(jìn)制

十進(jìn)制是用10個(gè)不同的數(shù)碼0，1，2，3，…，9來表示數(shù)值的，其計(jì)數(shù)規(guī)律是“逢十進(jìn)一”，即9+1=10，采用的是以10為基數(shù)的計(jì)數(shù)體制。一種數(shù)制中允許使用的數(shù)碼個(gè)數(shù)稱為該數(shù)制的基數(shù)，該數(shù)制的數(shù)中不同位置上數(shù)碼的單位數(shù)值稱為該數(shù)制的位權(quán)或權(quán)?；鶖?shù)和權(quán)是數(shù)制的兩個(gè)要素。任何一個(gè)十進(jìn)制數(shù)都可以寫成以10為底的冪之和的形式，即裁判表決器電路的設(shè)計(jì)與調(diào)試

2)二十進(jìn)制

二進(jìn)制的數(shù)碼為0和1，基數(shù)為2，其計(jì)數(shù)規(guī)律是“逢二進(jìn)一”，即1+1=10（必須注意，這里的“10”與十進(jìn)制數(shù)的“10”是完全不同的概念）。任何一個(gè)二進(jìn)制數(shù)N其按權(quán)展開式為

3)八進(jìn)制

八進(jìn)制的基數(shù)為8，采用的8個(gè)數(shù)碼為0、1、2、3、4、5、6、7，進(jìn)位規(guī)則為“逢八進(jìn)一”。任何一個(gè)八進(jìn)制數(shù)N按權(quán)展開式為裁判表決器電路的設(shè)計(jì)與調(diào)試

4)十六進(jìn)制

十六進(jìn)制的基數(shù)為16，采用的16個(gè)數(shù)碼為0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F，其中字母A、B、C、D、E、F分別代表10、11、12、13、14、15，進(jìn)位規(guī)則為“逢十六進(jìn)一”。任何一個(gè)十六進(jìn)制數(shù)N按權(quán)展開式為裁判表決器電路的設(shè)計(jì)與調(diào)試2.幾種數(shù)制之間的轉(zhuǎn)換

1)非十進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)

可以將非十進(jìn)制數(shù)寫為按權(quán)展開式，得出其相加的結(jié)果，就是與其對應(yīng)的十進(jìn)制數(shù)。

2)十進(jìn)制數(shù)轉(zhuǎn)換為非十進(jìn)制數(shù)

整數(shù)部分可用“除基取余法”，即將原十進(jìn)制數(shù)連續(xù)除以要轉(zhuǎn)換的計(jì)數(shù)體制的基數(shù)，每次除完所得余數(shù)就作為要轉(zhuǎn)換數(shù)的數(shù)碼，先得到的余數(shù)作為轉(zhuǎn)換數(shù)的低位，后得到的為高位，直到除得的余數(shù)為0為止，這種方法可概括為“除基取余，倒序排列”。裁判表決器電路的設(shè)計(jì)與調(diào)試引例解析請完成下面案例裁判表決器電路的設(shè)計(jì)與調(diào)試

例1-1將十進(jìn)制數(shù)26轉(zhuǎn)換為二進(jìn)制和十六進(jìn)制數(shù)。

例1-2將十進(jìn)制小數(shù)0.8125轉(zhuǎn)換為二進(jìn)制、八進(jìn)制和十六進(jìn)制數(shù)。裁判表決器電路的設(shè)計(jì)與調(diào)試

3)二進(jìn)制數(shù)與八進(jìn)制、十六進(jìn)制數(shù)之間的轉(zhuǎn)換

（1）二進(jìn)制數(shù)與八進(jìn)制數(shù)之間的轉(zhuǎn)換。見表1-13所示。裁判表決器電路的設(shè)計(jì)與調(diào)試

二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)的方法是：以小數(shù)點(diǎn)為界，將二進(jìn)制數(shù)的整數(shù)部分從低位開始，小數(shù)部分從高位開始，每3位分成一組，頭尾不足3位的補(bǔ)0，然后將每組的3位二進(jìn)制數(shù)轉(zhuǎn)換為1位八進(jìn)制數(shù)。裁判表決器電路的設(shè)計(jì)與調(diào)試引例解析請完成下面案例裁判表決器電路的設(shè)計(jì)與調(diào)試

例1-3將二進(jìn)制數(shù)11101110.0101轉(zhuǎn)換為八進(jìn)制。

例1-4將八進(jìn)制數(shù)251.36轉(zhuǎn)換為二進(jìn)制數(shù)。裁判表決器電路的設(shè)計(jì)與調(diào)試

（2）二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的轉(zhuǎn)換。由表1-13可知，1位十六進(jìn)制數(shù)的16個(gè)數(shù)碼正好對應(yīng)于4位二進(jìn)制數(shù)的16種不同組合。利用這種對應(yīng)關(guān)系，可以很方便地在十六進(jìn)制與二進(jìn)制之間進(jìn)行數(shù)的轉(zhuǎn)換。

二進(jìn)制數(shù)轉(zhuǎn)換為十六進(jìn)制數(shù)的方法是：以小數(shù)點(diǎn)為界，將二進(jìn)制數(shù)的整數(shù)部分從低位開始，小數(shù)部分從高位開始，每4位分成一組，頭尾不足4位的補(bǔ)0，然后將每組的4位二進(jìn)制數(shù)轉(zhuǎn)換為1位十六進(jìn)制數(shù)。裁判表決器電路的設(shè)計(jì)與調(diào)試引例解析請完成下面案例裁判表決器電路的設(shè)計(jì)與調(diào)試

例1-5將二進(jìn)制數(shù)1101101101.0100101轉(zhuǎn)換為十六進(jìn)制數(shù)。

例1-6將十六進(jìn)制數(shù)4FA.C6轉(zhuǎn)換為二進(jìn)制數(shù)。裁判表決器電路的設(shè)計(jì)與調(diào)試3.編碼用二進(jìn)制碼表示十進(jìn)制碼的編碼方法稱為二-十進(jìn)制編碼，即BCD碼。常用BCD碼的幾種編碼方式見表1-14。其方法是將十進(jìn)制的10個(gè)數(shù)字符號分別用4位二進(jìn)制代碼來表示。BCD碼有很多種形式，常用的有8421碼、余3碼、格雷碼、2421碼和5421碼等。裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試二、仿真軟件Multisim基本操作（一）Multisim10簡介圖1-30Multisim10的啟動界面裁判表決器電路的設(shè)計(jì)與調(diào)試（二）Multisim10的用戶界面裁判表決器電路的設(shè)計(jì)與調(diào)試仿真測試邏輯函數(shù)的化簡任務(wù)三裁判表決器電路的設(shè)計(jì)與調(diào)試任務(wù)目標(biāo)邏輯函數(shù)的化簡關(guān)系到實(shí)際電路的簡單與復(fù)雜，在數(shù)字電路中，實(shí)現(xiàn)同一邏輯功能的邏輯表達(dá)式不盡相同，從而選用的集成電路芯片也有所區(qū)別，構(gòu)成的實(shí)際電路也會不同。本任務(wù)通過仿真的方式，學(xué)習(xí)邏輯函數(shù)的化簡方法，為后續(xù)實(shí)際電路設(shè)計(jì)時(shí)的電路簡化打好基礎(chǔ)。裁判表決器電路的設(shè)計(jì)與調(diào)試一、邏輯函數(shù)的公式化簡法知識鏈接

公式化簡法也稱公式法，其實(shí)質(zhì)就是反復(fù)使用邏輯代數(shù)的基本定律和常用公式，消去多余的乘積項(xiàng)和每個(gè)乘積項(xiàng)中的多余的因子，以求得最簡式。公式法化簡時(shí)沒有固定的方法可循，能否得到滿意的結(jié)果，與掌握公式的熟練程度和運(yùn)用技巧有關(guān)。常用的公式化簡方法見表1-16。裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試二、邏輯函數(shù)的卡諾圖化簡法（一）邏輯函數(shù)的最小項(xiàng)及最小項(xiàng)表達(dá)式

對于n個(gè)變量的函數(shù)，如果其與或表達(dá)式的每個(gè)乘積項(xiàng)都包含n個(gè)因子，而這n個(gè)因子分別為n個(gè)變量的原變量或反變量，每個(gè)變量在乘積項(xiàng)中僅出現(xiàn)一次，這樣的乘積項(xiàng)稱為函數(shù)的最小項(xiàng)，這樣的與或表達(dá)式稱為最小項(xiàng)表達(dá)式。裁判表決器電路的設(shè)計(jì)與調(diào)試（二）邏輯函數(shù)的卡諾圖表示方法卡諾圖是邏輯函數(shù)的圖形表示方法，它以其發(fā)明者美國貝爾實(shí)驗(yàn)室的工程師卡諾（Karnaugh）名字而命名。這種方法是將n變量函數(shù)填入一個(gè)矩形或正方形的二維空間，即一個(gè)平面中，把矩形或正方形等分為2n個(gè)小方格，這些小方格分別代表n變量函數(shù)的2n個(gè)最小項(xiàng)，每個(gè)最小項(xiàng)占一格。1.卡諾圖的畫法規(guī)則裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-52卡諾圖的畫法裁判表決器電路的設(shè)計(jì)與調(diào)試2.用卡諾圖表示邏輯函數(shù)裁判表決器電路的設(shè)計(jì)與調(diào)試裁判表決器電路的設(shè)計(jì)與調(diào)試1.卡諾圖的性質(zhì)

卡諾圖中任意2個(gè)標(biāo)1的相鄰最小項(xiàng)，可以合并為一項(xiàng)，并消去一個(gè)變量。在邏輯函數(shù)與或表達(dá)式中，如果兩乘積項(xiàng)僅有一個(gè)因子不同，而這一因子又是同一變量的原變量和反變量，則兩項(xiàng)可合并為一項(xiàng)，消除其不同的因子，合并后的項(xiàng)為這兩項(xiàng)的公因子。如將四變量卡諾圖中的m14、m15兩項(xiàng)相加得（1）（三）用卡諾圖法化簡邏輯函數(shù)裁判表決器電路的設(shè)計(jì)與調(diào)試

因?yàn)镈和為互補(bǔ)因子，組成或項(xiàng)可消去，最小項(xiàng)的這種性質(zhì)稱為在邏輯上相鄰。由于在建立卡諾圖時(shí)，卡諾圖中最小項(xiàng)的位置是按最小項(xiàng)編號的格雷碼方式排列的，這就產(chǎn)生了這樣一個(gè)結(jié)果：凡是在圖中幾何相鄰的項(xiàng)，就一定具有邏輯相鄰性，如將這些相鄰項(xiàng)相加，則可消去多余的因子。裁判表決器電路的設(shè)計(jì)與調(diào)試

卡諾圖中任意4個(gè)標(biāo)1的相鄰最小項(xiàng)，可以合并為一項(xiàng)，并消去兩個(gè)變量。如某四變量函數(shù)中包含m6、m7、m14、m15，則用公式法化簡時(shí)可寫為（1）裁判表決器電路的設(shè)計(jì)與調(diào)試

BC為該四項(xiàng)的公因子，消去兩個(gè)變量A和D。而在卡諾圖中，這四項(xiàng)幾何相鄰，很直觀，可以把它們?nèi)橐粋€(gè)方格群，直接提取其公因子BC，如圖1-56所示，這就是幾何相鄰與邏輯相鄰的一致性。圖1-56四個(gè)相鄰最小項(xiàng)的化簡裁判表決器電路的設(shè)計(jì)與調(diào)試

同理，卡諾圖中任何8個(gè)標(biāo)1的相鄰最小項(xiàng)，可以合并為一項(xiàng)，并消去三個(gè)變量。（3）2.用卡諾圖化簡邏輯函數(shù)的基本步驟（1）

首先將邏輯函數(shù)變換為與或表達(dá)式。（2）

畫出邏輯函數(shù)的卡諾圖。裁判表決器電路的設(shè)計(jì)與調(diào)試（3）

合并最小項(xiàng)。在合并畫圈時(shí)，每個(gè)圈所包括的含有1的方格數(shù)目必須為2i個(gè)，并可根據(jù)需要將一些方格同時(shí)畫在幾個(gè)圈內(nèi)，但每個(gè)圈都要有新的方格，否則它就是多余的，同時(shí)不能漏掉任何一個(gè)方格。（4）

將整理后的乘積項(xiàng)加起來就是化簡后的最簡與或表達(dá)式。（4）

在利用卡諾圖進(jìn)行邏輯函數(shù)化簡時(shí)應(yīng)注意遵循下列幾項(xiàng)原則，以保證化簡結(jié)果準(zhǔn)確、無遺漏。裁判表決器電路的設(shè)計(jì)與調(diào)試31所謂2i個(gè)含有1的方格數(shù)相鄰畫一個(gè)圈是指i=0，1，2，3時(shí)分別為1個(gè)1、2個(gè)1、4個(gè)1、8個(gè)1相鄰的方格構(gòu)成方形(或矩形)，可以用包圍圈將這些1圈起來，形成方格群，這包括上下、左右、相對邊界、四角等各種相鄰的情況(把卡諾圖看成是封閉的圖形，幾何相鄰的最小項(xiàng)也是邏輯相鄰的)，如圖1-57所示，其中圖1-57(a)、(b)、(e)、(i)為兩個(gè)相鄰最小項(xiàng)的化簡，圖157(c)、(d)、(f)、(h)、(l)為四個(gè)相鄰最小項(xiàng)的化簡，圖1-57(g)、(j)、(k)為八個(gè)相鄰最小項(xiàng)的化簡。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-57相鄰最小項(xiàng)的化簡裁判表決器電路的設(shè)計(jì)與調(diào)試332包圍圈越大，即方格群中包含的最小項(xiàng)越多，公因子越少，化簡結(jié)果越簡單。

在畫包圍圈時(shí)，最小項(xiàng)可以被重復(fù)包圍，但每個(gè)方格群至少要有一個(gè)最小項(xiàng)與其他方格群不重復(fù)，以保證該化簡項(xiàng)的獨(dú)立性。34

必須把組成函數(shù)的全部最小項(xiàng)都圈完，為了不遺漏，一般應(yīng)先圈定孤立項(xiàng)，再圈只有一種合并方式的最小項(xiàng)。5

方格群的個(gè)數(shù)越少，化簡后的乘積項(xiàng)就越少。任務(wù)三集成運(yùn)放的非線性應(yīng)用—電壓比較器引例解析請看下面的案例裁判表決器電路的設(shè)計(jì)與調(diào)試

例1-14利用圖形法化簡函數(shù)。

解：

(1)先把函數(shù)F填入四變量卡諾圖，如圖下圖所示。該卡諾圖中方格右上角的數(shù)字為每個(gè)最小項(xiàng)的下標(biāo)，使用者熟練掌握卡諾圖應(yīng)用以后，該數(shù)字可以不必標(biāo)出。裁判表決器電路的設(shè)計(jì)與調(diào)試

（2）畫包圍圈。從圖中看出，m(6，7，14，15)不必再圈了，盡管這個(gè)包圍圈最大，但它不是獨(dú)立的，這4個(gè)最小項(xiàng)已被其他4個(gè)方格群全圈過了。（3）提取每個(gè)包圍圈中最小項(xiàng)的公因子構(gòu)成乘積項(xiàng)，然后將這些乘積項(xiàng)相加，得到最簡與或表達(dá)式為需要說明的是，圈畫的不同，得到的簡化表達(dá)式也不同，但表達(dá)同一邏輯思想的目的是一樣的。也就是說，表達(dá)同一個(gè)邏輯目的可以有不同的邏輯表達(dá)式。裁判表決器電路的設(shè)計(jì)與調(diào)試?yán)?-15利用卡諾圖法將下式化為最簡與或表達(dá)式。

解：

(1)首先將函數(shù)F填入四變量卡諾圖，如下圖所示。裁判表決器電路的設(shè)計(jì)與調(diào)試

（2）合并畫圈。（3）整理每個(gè)圈中的公因子作為乘積項(xiàng)。（4）將上一步驟中各乘積項(xiàng)加起來，得到最簡與或表達(dá)式為

裁判表決器電路的設(shè)計(jì)與調(diào)試（三）含隨意項(xiàng)的邏輯函數(shù)的化簡1.含隨意項(xiàng)的邏輯函數(shù)例1-16十字路口的交通信號燈，設(shè)紅、綠、黃燈分別用A、B、C來表示；燈亮用1表示，燈滅用0表示；停車時(shí)F=1，通車時(shí)F=0。寫出此問題的邏輯表達(dá)式。裁判表決器電路的設(shè)計(jì)與調(diào)試（三）含隨意項(xiàng)的邏輯函數(shù)的化簡1.含隨意項(xiàng)的邏輯函數(shù)

—些邏輯函數(shù)，只要求某些最小項(xiàng)函數(shù)有確定的值，而對其余最小項(xiàng)，函數(shù)的取值可以隨意，既可以為0，也可以為1；或者，在邏輯函數(shù)中變量的某些取值組合根本不會出現(xiàn)，或不允許出現(xiàn)（不符合客觀事實(shí)）。這些函數(shù)可以隨意取值或不會出現(xiàn)的變量取值所對應(yīng)的最小項(xiàng)稱為隨意項(xiàng)，也叫做約束項(xiàng)或無關(guān)項(xiàng)。裁判表決器電路的設(shè)計(jì)與調(diào)試

解：

交通信號燈在實(shí)際工作時(shí)，一次只允許一個(gè)燈亮，不允許有兩個(gè)或兩個(gè)以上的燈同時(shí)亮。如果在燈全滅時(shí)，允許車輛感到安全時(shí)可以通行，根據(jù)客觀事實(shí)，則該問題的邏輯關(guān)系可以用表1-19所示的真值表來描述，其卡諾圖如圖1-60所示。由真值表可以寫出邏輯表達(dá)式。例1-16十字路口的交通信號燈，設(shè)紅、綠、黃燈分別用A、B、C來表示；燈亮用1表示，燈滅用0表示；停車時(shí)F=1，通車時(shí)F=0。寫出此問題的邏輯表達(dá)式。裁判表決器電路的設(shè)計(jì)與調(diào)試

圖1-60交通信號燈的卡諾圖裁判表決器電路的設(shè)計(jì)與調(diào)試2.含隨意項(xiàng)的邏輯函數(shù)化簡含隨意項(xiàng)的邏輯函數(shù)時(shí)，充分利用隨意項(xiàng)可以得到更加簡單的邏輯表達(dá)式，因而其相應(yīng)的邏輯電路也更簡單。在化簡過程中，隨意項(xiàng)的取值可視具體情況取0或者取1。簡單地說，如果隨意項(xiàng)對化簡有利，則取1；如果隨意項(xiàng)對化簡不利，則取0。裁判表決器電路的設(shè)計(jì)與調(diào)試三、邏輯函數(shù)門電路的實(shí)現(xiàn)

邏輯函數(shù)經(jīng)過化簡之后，得到了最簡邏輯表達(dá)式，根據(jù)邏輯表達(dá)式，就可采用適當(dāng)?shù)倪壿嬮T來實(shí)現(xiàn)邏輯函數(shù)。由于采用的邏輯門不同，實(shí)現(xiàn)邏輯函數(shù)的電路形式也不同。例如，邏輯函數(shù)F=AB+AC+BC可用3個(gè)與門和1個(gè)或門，連接成先“與”后“或”的邏輯電路，實(shí)現(xiàn)邏輯函數(shù)F，如圖1-61(a)所示。裁判表決器電路的設(shè)計(jì)與調(diào)試圖1-61邏輯門電路實(shí)現(xiàn)邏輯函數(shù)裁判表決器電路的設(shè)計(jì)與調(diào)試若將函數(shù)F變換成與非形式，即，可用4個(gè)與非門組成的邏輯電路實(shí)現(xiàn)該函數(shù)，如圖1-61(b)所示。如果允許電路輸入用反變量，對邏輯函數(shù),可用4個(gè)或非門實(shí)現(xiàn)，如圖1-61（c）所示；對邏輯函數(shù)，可用2個(gè)與門和1個(gè)或非門實(shí)現(xiàn)，如圖1-61(d)所示。在所有基本邏輯門中，與非門是實(shí)際工程中大量應(yīng)用的邏輯門，單獨(dú)使用與非門可以實(shí)現(xiàn)任何組合的邏輯函數(shù)。裁判表決器電路的設(shè)計(jì)與調(diào)試仿真設(shè)計(jì)三人投票表決電路任務(wù)四裁判表決器電路的設(shè)計(jì)與調(diào)試任務(wù)目標(biāo)本任務(wù)通過仿真設(shè)計(jì)三人投票表決電路的方式，介紹數(shù)字電路設(shè)計(jì)的簡單過程，學(xué)習(xí)仿真在電路設(shè)計(jì)過程中的應(yīng)用，領(lǐng)會組合邏輯電路的分析與設(shè)計(jì)特點(diǎn)。裁判表決器電路的設(shè)計(jì)與調(diào)試組合邏輯電路的分析與設(shè)計(jì)知識鏈接

在任何時(shí)刻，輸出狀態(tài)只決定于同一時(shí)刻各輸入狀態(tài)的組合，而與先前狀態(tài)無關(guān)的邏輯電路稱為組合邏輯電路。組合邏輯電路是根據(jù)實(shí)際需要將邏輯門進(jìn)行組合，構(gòu)成具有各種邏輯功能的電路。圖1-66所示是組合邏輯電路的一般框圖，A為輸入變量，F(xiàn)為輸出變量。圖1-66組合邏輯電路的框圖裁判表決器電路的設(shè)計(jì)與調(diào)試

（1）

輸出與輸入之間沒有反饋延遲通路。（2）

電路中不含記憶元件。組合邏輯電路特點(diǎn)裁判表決器電路的設(shè)計(jì)與調(diào)試（一）組合邏輯電路的分析寫出邏輯圖輸出端的邏輯表達(dá)式化簡和變換邏輯表達(dá)式列出真值表根據(jù)真值表和邏輯表達(dá)式對邏輯電路進(jìn)行分析，最后確定電路的邏輯功能。根據(jù)邏輯圖確定邏輯功能步驟如下裁判表決器電路的設(shè)計(jì)與調(diào)試引例解析請看下面的案例裁判表決器電路的設(shè)計(jì)與調(diào)試

例1-17試分析圖1-67所示邏輯電路的邏輯功能，要求寫出輸出表達(dá)式，列出真值表。圖1-67例1-17的邏輯圖裁判表決器電路的設(shè)計(jì)與調(diào)試

解：

(1)從給出的邏輯圖，由輸入到輸出，寫出各級邏輯門的輸出表達(dá)式為裁判表決器電路的設(shè)計(jì)與調(diào)試

（2）進(jìn)行邏輯變換和化簡如下。（3）列出真值表，見表1-20。

由表達(dá)式和真值表分析可知，圖1-67所示電路的邏輯功能為異或運(yùn)算。裁判表決器電路的設(shè)計(jì)與調(diào)試

例1-18試分析圖1-68所示邏輯電路的邏輯功能。圖1-66例1-17的邏輯圖裁判表決器電路的設(shè)計(jì)與調(diào)試

解：

由邏輯可以直接寫出邏輯表達(dá)式為裁判表決器電路的設(shè)計(jì)與調(diào)試

再根據(jù)表達(dá)式列出真值表，見表1-21。由表1-21看出A1A0＝00時(shí)，F(xiàn)0=1,其他輸出為0；A1A0=01時(shí)F1＝1，其他輸出為0；A1A0＝10時(shí)，F(xiàn)2＝1，其他輸出為0；A1A0＝11時(shí)，F(xiàn)3＝1，其他輸出為0。這種對于輸入代碼有一個(gè)輸出為1，其余輸出為0的邏輯電路，稱為譯碼器。裁判表決器電路的設(shè)計(jì)與調(diào)試（二）組合邏輯電路的設(shè)計(jì)及舉例組合邏輯電路設(shè)計(jì)的