《半導體集成電路》考試題目及參考答案

《半導體集成電路》考試題目及

參考答案

2

3

4

1.雙極性集成電路中最常用的電阻器和MOS集

成電路中常用的電阻都有哪些？

2.集成電路中常用的電容有哪些。

3.為什么基區(qū)薄層電阻需要修正。

4.為什么新的工藝中要用銅布線取代鋁布線。

5.運用基區(qū)擴散電阻，設計一個方塊電阻200

歐，阻值為1K的電阻，已知耗散功率為

20W/cm2,該電阻上的壓降為5V,設計此電阻。

第4章TTL電路

1.名詞解釋

電壓傳輸特性開門I關門電平邏輯擺幅

區(qū)寬度輸入短路電流輸入漏電流

靜態(tài)功耗瞬態(tài)延遲時間瞬態(tài)存儲時間

瞬態(tài)上升時間瞬態(tài)下降時間

瞬時導通時間

2.分析四管標準TTL與非門（穩(wěn)態(tài)時）各管的

工作狀態(tài)？

3.在四管標準與非門中，那個管子會對瞬態(tài)特

性影響最大，并分析原因以及帶來那些困難。

4.兩管與非門有哪些缺點，四管及五管與非門

的結構相對于兩管與非門在那些地方做了改善，

5

并分析改善部分是如何工作的。四管和五管與非

門對靜態(tài)和動態(tài)有那些方面的改進。

5.相對于五管與非門六管與非門的結構在那些

部分作了改善，分析改進部分是如何工作的。

6.畫出四管和六管單元與非門傳輸特性曲線。

并說明為什么有源泄放回路改善了傳輸特性的

矩形性。

7.四管與非門中，如果高電平過低，低電平過

高，分析其原因，如與改善方法，請說出你的想

法。

8.為什么TTL與非門不能直接并聯？

9.OC門在結構上作了什么改進，它為什么不會

出現TTL與非門并聯的問題。

第5章MOS反相器

1.請給出NMOS晶體管的閾值電壓公式,并解

釋各項的物理含義及其對閾值大小的影響

（即各項在不同情況下是提高閾值還是降低

閾值）。

2.什么是器件的亞閾值特性，對器件有什么影

響？

3.MOS晶體管的短溝道效應是指什么，其對晶

6

體管有什么影響?

4.請以PMOS晶體管為例解釋什么是襯偏效

應，并解釋其對PMOS晶體管閾值電壓和漏

源電流的影響。

5.什么是溝道長度調制效應，對器件有什么影

響？

6.為什么MOS晶體管會存在飽和區(qū)和非飽和

區(qū)之分（不考慮溝道調制效應）？

7?7月iSjL/J日日月~%s特性曲線,指出飽和區(qū)和

非飽和區(qū)的工作條件及各自的電流方程（忽、

略溝道長度調制效應和短溝道效應）。

8.給出E/R反相器的電路結構，分析其工作原理

及傳輸特性,并計算VTC曲線上的臨界電壓值。

9.考慮下面的反相器設計問題:給定VDD=5V,

2

KN=30UA/V,VTO=1V

設計一個VOL=0.2V的電阻負載反相器電路,

并確定滿足V0L條件時的晶體管的寬長比

（W/L）和負載電阻RL的阻值。

10.考慮一個電阻負載反相器電路:Wo=5V,

2

KN>=20UA/V,VTO=O.8V,RL=200KQ,W/L=2O

計算VTC曲線上的臨界電壓值（VOL、VOH、％L、

vIH）及電路的噪聲容限,并評價該直流反相器

7

的設計質量。

1L設計一個VoFO.6V的電阻負載反相器,增強

型驅動晶體管V，

VTO=1VDD=5V

1）求和

2）求噪聲容限VNML和VNMH

12.采用MOSFET作為nMOS反相器的負載器件

有哪些優(yōu)點?

13.增強型負載nMOS反相器有哪兩種電路結

構?簡述其優(yōu)缺點。

14.以飽和增強型負載反相器為例分析E/E反相

器的工作原理及傳輸特性。

15試比較將nMOSE/E反相器的負載管改為耗

盡型nMOSFET后,傳輸特性有哪些改善?

16.耗盡型負載nMOS反相器相比于增強型負載

nMOS反相器有哪些好處?

17有一nMOSE/D反相器，若VTE=2V,YTD=-2Y,

KNE/KND=25,VDD=2V求此反相器的身、低輸

出邏輯電平是多少?

18.什么是CMOS電路?簡述CMOS反相器的工

作原理及特點。

19.根據CMOS反相器的傳輸特性曲線計算ML

和VlH。

8

20.求解CMOS反相器的邏輯閾值，并說明它與

哪些因素有關?

21.為什么的PMOS尺寸通常比NMOS的尺寸

大?

22.考慮一個具有如下參數的CMOS反相器電

路:

VDD=3.3VVTN=0.6VVTP=-0.7VKN

22

=200uA/VKp=80uA/V

計算電路的噪聲容限。

23.采用0.35um工藝的CMOS反相器,相關參

數如下:VDD=3.3V

2

NMOS：VTN=0.6V〃NCOx=60uA/V

(W/L)N=8

2

PMOS：VTP=-0.7V〃PCQX=25uA/V

(W/L)P=12

求電路的噪聲容限及邏輯閾值。

24.設計一個CMOS反相器,

2

NMOS：VTN=0.6V〃NCOX=60UA/V

2

PMOS：VTP=-0,7V〃PCox=25uA/V

電源電壓為3.3V,LN=Lp=0.8um

求時的

1)VM=L4VWN/WPO

2)此CMOS反相器制作工藝允許“N、YTP的

9

值在標稱值有正負15。%的變化,假定其他參數

仍為標稱值,求VM的上下限。

25.舉例說明什么是有比反相器和無比反相器。

26.以CMOS反相器為例,說明什么是靜態(tài)功

耗和動態(tài)功耗。

27.在圖中標注出上升時間J下降時間tf、導

通延遲時間、截止延遲時間,給出延遲時間

tpd的定義。若希望3"，求WN/WP。

第6章CMOS靜態(tài)邏輯門

1.畫出F=A十B的CMOS組合邏輯門電路。

2.用CMOS組合邏輯實現全加器電路。

3.計算圖示或非門的驅動能力。為保證最壞工作

10

條件下,各邏輯門的驅動能力與標準反相器的

特性相同,N管與P管的尺寸應如何選取?

4.畫出F=XB7CD的CMOS組合邏輯門電路,并計

算該復合邏輯門的驅動能力。

5.簡述CMOS靜態(tài)邏輯門功耗的構成。

6.降低電路的功耗有哪些方法?

7.比較當FO=1時,下列兩種8輸入的AND門,

那種組合邏輯速度更快?

第7章傳輸門邏輯

一、填空

1.寫出傳輸門電路主要的三種類型和他們的缺

點：

11

(1)，缺點：;

(2),缺點：；

(3),缺點：o

2.傳輸門邏輯電路的振幅會由于減

小，信號的也較復雜，在多段接續(xù)時，

一般要插入O

3.一般的說，傳輸門邏輯電路適合邏

輯的電路。比如常用的和

二、解答題

1.分析下面?zhèn)鬏旈T電路的邏輯功能,并說明方

塊標明的MOS管的作用。

2根據下面的電路回答問題:

分析電路,說明電路的B區(qū)域完成的是什么

功能,設計該部分電路是為了解決NMOS傳輸

門電路的什么問題?

3.假定反向器在理想的Voo/2時轉換，忽略溝

道長度調制和寄生效應,根據下面的傳輸門電路

原理圖回答問題。

傳輸晶體管網絡vDD

I----------------------------I-I-

M——」_皿

1

月11—1%

I____~——____I

(1)電路的功能是什么?

(2)說明電路的靜態(tài)功耗是否為零,并解釋

原因。

4分析比較下面2種電路結構,說明圖1的工

作原理,介紹它和圖2所示電路的相同點和不同

13

點。

S

ri

12s

12o

圖1

圖2

5.根據下面的電路回答問題。

BC

A-J-ULT-L-OUT

已知電路B點的輸入電壓為2.5V,C點的輸入

電壓為0V。當A點的輸入電壓如圖a時,畫出

X點和OUT點的波形,并以此說明NMOS和

PMOS傳輸門的特點。

A點的輸入波形

14

6.寫出邏輯表達式C=A@B的真值表,并根據真

值表畫出基于傳輸門的電路原理圖。

7.相同的電路結構,輸入信號不同時,構成不

同的邏輯功能。以下電路在不同的輸入下可以完

成不同的邏輯功能,寫出它們的真值表,判斷實

現的邏輯功能。

8,分析下面的電路,根據真值表,判斷電路實現

的邏輯功能。

15

第8章動態(tài)邏輯電路

一、填空

1.對于一般的動態(tài)邏輯電路，邏輯部分由輸出

低電平的網組成，輸出信號與電源之

間插入了柵控制極為時鐘信號的，邏

輯網與地之間插入了柵控制極為時鐘信號

的O

2?對于一個級聯的多米諾邏輯電路，在評估階

段：對PDN網只允許有跳變，對PUN

網只允許有跳變，PDN與PDN相連

或PUN與PUN相連時中間應接入o

二、解答題

1.分析電路，已知靜態(tài)反向器的預充電時間,

16

賦值時間和傳輸延遲都為T/2o

說明當輸入產生一個0->1轉換時會發(fā)生什么

問題？當1->0轉換時會如何？如果這樣，描述

會發(fā)生什么并在電路的某處插入一個反向器修

正這個問題。

2.從邏輯功能，電路規(guī)模，速度3方面分析下面2

電路的相同點和不同點。從而說明CMOS動態(tài)組

合邏輯電路的特點。

A

圖B

17

3,分析下面的電路，指出它完成的邏輯功能，說

明它和一般動態(tài)組合邏輯電路的不同，說明其特

4.分析下面的電路，指出它完成的邏輯功能，

說明它和一般動態(tài)組合邏輯電路的不同,分析它

的工作原理。

CLKr|

A

BT

CLK'

5.簡述動態(tài)組合邏輯電路中存在的常見的三種

問題，以及他們產生的原因和解決的方法。

18

6.分析下列電路的工作原理，畫出輸出端OUT

的波形。

7.結合下面電路，說明動態(tài)組合邏輯電路的工作

原理。

19

第9章觸發(fā)器

1.用圖說明如何給SR鎖存器加時鐘控制。

2.用圖說明如何把SR鎖存器連接成D鎖存器,

并且給出所畫D鎖存器的真值表

3.畫出用與非門表示的SR觸發(fā)器的MOS管級

電路圖

4.畫出用或非門表示的SR觸發(fā)器的MOS管級

電路圖

5.仔細觀察下面RS觸發(fā)器的版圖,判斷它是或

非門實現還是與非門實現

20

QQR

6.仔細觀察下面RS觸發(fā)器的版圖,判斷它是或

非門實現還是與非門實現

7.下圖給出的是一個最簡單的動態(tài)鎖存器,判斷

它是否有閾值損失現象,若有,說明閾值損失

的種類,給出兩種解決方案并且闡述兩種方案

的優(yōu)缺點，若沒有，寫出真值表。

21

±CLK

D

8.下圖給出的是一個最簡單的動態(tài)鎖存器,判斷

它是否有閾值損失現象,若有,說明閾值損失

的種類,給出兩種解決方案并且闡述兩種方案

的優(yōu)缺點，若沒有，寫出真值表。

CLK

-L

」D._.Q

C1工工”

CLK

9.下圖給出的是一個最簡單的動態(tài)鎖存器,判斷

它是否有閾值損失現象,若有,說明閾值損失

的種類,給出兩種解決方案并且闡述兩種方案

的優(yōu)缺點,若沒有,寫出真值表。

10.解釋下面的電路的工作過程畫出真值表。

（提示注意圖中的兩個反相器尺寸是不同

22

的）

1L解釋下面的電路的工作過程畫出真值表。

CLK

D—1>^---

T

CLK

12.解釋靜態(tài)存儲和動態(tài)存儲的區(qū)別和優(yōu)缺點

比較。

13.闡述靜態(tài)存儲和動態(tài)存儲的不同的的存儲

方法。

14.觀察下面的圖，說明這個存儲單元的存儲方

式，存儲的機理。

23

T

CLK

15.觀察下面的圖，說明這個存儲單元的存儲方

CLK

±

D—————Q

TI

CLK

式,存儲的機理。

16.說明鎖存器和觸發(fā)器的區(qū)別并畫圖說明

17.說明電平靈敏和邊沿觸發(fā)的區(qū)別，并畫圖說

明

18.建立時間

19.維持時間

20.延遲時間

2L連接下面兩個鎖存器使它們構成主從觸發(fā)

24

器,并畫出所連的主從觸發(fā)器的輸入輸出波形

圖

22.簡述下時鐘重疊的起因所在

23.下圖所示的是兩相時鐘發(fā)生器，根據時鐘信

號把下面四點的的波形圖畫出

elk_____________

24.反相器的閾值一般可以通過什么進行調節(jié)

25.施密特觸發(fā)器的特點

26.說明下面電路的工作原理，解釋它怎么實現

的施密特觸發(fā)。

25

vout

27.畫出下面施密特觸發(fā)器的示意版圖。

vout

28.同寬長比的PMOS和NMOS誰的閾值要大

26

一些

第10章邏輯功能部件

1、根據多路開關真值表畫出其組合邏輯結構

的CMOS電路圖。

KKY

10

11D

0

10D

1

2、根據多路開關真值表畫出其01D傳

輸門結構的CMOS電路圖。2

KK

103

11D

0

10D

1

01D

2

00D

27

3

3、計算下列多路開關中P管和N管尺寸的比例

關系。

.■VDD

T空

「一

KJHKHEKOHEKHH

KHLKHLKHLKrlL

D34LD24rDl-|rDC4r

4、根據下列電路圖寫出SUM和J的邏輯關系

式,并根據輸入波形畫出其SUM和Co的輸出波

形。

28

如

h

r

Ch

Tr

A=l

B

c

5、計算下列逐位進位加法器的延遲，并指出如

何減小加法器的延遲。

&BQAyB-JA2B2&63

oco,

(=F―A

+

FA-

soS1

6、畫出傳輸門結構全加器的電路圖，已知下圖

29

A

中的p=AEB。月

7、試分析下列桶型移位器各種sh輸入下的輸出

8、試分析下列對數移位器各種sh輸入下的輸出

情況。

30

第11章存儲器

一、填空

1.可以把一個4Mb的SRAM設計成[Hirose90]

由32塊組成的結構，每一塊含有128Kb,由

1024行和列的陣列構成。行地址（X）、

列地址（Y）、和塊地址（Z）分別

為、、位寬。

2.對一個512X512的NORMOS,假設平均

有50%的輸出是低電平，有一已設計電路的靜

態(tài)電流大約等于0?21mA（輸出電壓為1.5V時），

則總靜態(tài)功耗為

,就從計算得到的功耗看，這個電

31

路設計的（“好”或“差”）。

3,一般的，存儲器由、

和三部分組成。

4.半導體存儲器按功能可分為：

和;非揮發(fā)存儲器有

、和;

二、解答題

1.確定圖1中ROM中存放地址0,1,2和3

處和數據值。并以字線WL[0]為例，說明原理。

圖1一個4義4的ORROM

2.畫一個2義2的MOSOR型ROM單元陣列,

要求地址0,1中存儲的數據值分別為01和00。

并簡述工作原理。

32

3.確定圖2中ROM中存放地址0,1,2和3

處的數據值。并簡述工作原理。

圖2一個4X4的NORROM

4.畫一個2X2的MOSNOR型ROM單元陣

列，要求地址0,1中存儲的數據值分別為01

和01。并簡述工作原理。

5.如圖3為一個4X4的NORROM,假設此

電路采用標準的0.25pmCMOS工藝實現，確定

PMOS上拉器件尺寸使最壞的情況下VOL值不

會高于1.5V(電源電壓為2.5V)O這相當于字線

擺為1V。NMOS尺寸取(W/L)=4/2。

圖3一個4義4的NORROM

6.確定圖4中ROM中存放地址0,1,2和3

33

處和數據值。并簡述工作原理。

圖4一個4義4的NANDROM

7.畫一個2X2的MOSNAND型ROM單元陣

列，要求地址0,1中存儲的數據值分別為10

和10。并簡述工作原理。

8.預充電雖然在NORROM中工作得很好，但

它應用到NANDROM時卻會出現某些嚴重的

問題。請解釋這是為什么？

9.sram,flashmemory,及dram的區(qū)另U?

10.給出單管DRAM的原理圖。并按圖中已給

出的波形畫出X波形和BL波形，并大致標出電

壓值。

34

Write1Read1

WL

/--------------\一

口/2

11.試問單管DRAM單元的讀出是不是破壞性

的？怎樣補充這一不足？（選作）有什么辦法提

高refreshtime?

12.給出三管DRAM的原理圖。并按圖中已給

出的波形畫出X和BL1波形，并大致標出電壓

值。（選作）試問有什么辦法提高refreshtime?

WWL/\___________________

RWL/\

BL\J___________

13.對1TDRAM,假設位線電容為1pF,位線

預充電電壓為1.25Vo在存儲數據為1和。時單

元電容Cs（50fF）上的電壓分別等于1.9V和

35

OVo這相當于電荷傳遞速率為4.8%。求讀操作

期間位線上的電壓擺幅。

14.給出一管單元DRAM的原理圖，并給出版

圖。

15.以下兩圖屬于同類型存儲器單元。試回答以

下問題：

(1)：它們兩個都是哪一種類型存儲器單元？分

別是什么類型的？

(2)：這兩種存儲單元有什么區(qū)別？分別簡述工

作原理。

16.畫出六管單元的SRAM晶體管級原理圖。

并簡述其原理。

第12章模擬集成電路基礎

1.如圖L1所示的電路，畫出跨導對VDS的函數

36

曲線。

圖1.1

2.如圖1.3所示,假設yroo=0.6V,z=0.4V%，而

2^=0.7Vo如果匕從一。0到0變化，畫出漏電流的

曲線。

37

圖1.3

3.保持所有其他參數不變，對于L=Li和

L=2LP畫出MOSFET的乙隨相變化的特

性曲線。

4.什么叫做亞閾值導電效應？并簡單畫出

log/。％特性曲線。

5.畫出圖1.7中Mi的g和心隨偏置電流Ii

的變化草圖。

38

-Vdd

圖1.7

6.假設圖L9中的Mi被偏置到飽和區(qū),計算電

路的小信號電壓增益。

39

Vdd

Vout

Vin

圖1.9

7.比較工作在線性區(qū)和飽和區(qū)的MOS為負載

時的共源級的輸出特性。

8.在圖1.10(a)所示的源跟隨器電路中，已知

(W/L\=20/0.5,Ix=200M,ymo=0.6V,2次=0.7V,

2

AIC(=50M/V和？=0.4V%。

(a)計算匕=i.2v時的匕〃。

(b)如果h用圖l.10(b)中的M2來實現，

求出維持M2工作在飽和區(qū)時(w/4的最小值。

40

圖1.10(a)

圖1.10(b)

9.如圖LU所示,晶體管Mi得到輸入電壓的

變化△▼,并按比例傳送電流至50。的傳輸線上。

在圖LU(a)中,傳輸線的另一端接一個50豆的

電阻;在圖UI(b)中,傳輸線的另一端接一

個共柵極。假設入=/=金。計算在低頻情況下,兩

種接法的增益*。

41

圖1.11(a)

圖

1.11(b)

10.什么是差動信號？簡單舉例說明利用差動信

號的優(yōu)勢。

11.在圖L12所示的電路中,M2管的寬度是

42

M］的兩倍。計算J.和7稔的偏置值相等時的小信

號增益。

12.圖1.13電路中,用一個電阻而不是電流源

來提供1mA的尾電流。

已知:(W/“L2=

=2=

25/0.5fym0.6Vfp,(jm-50/JA/VJ2=/=o/ym3Vo

Q)如果R.上的壓降保持在0.5V,則輸入共

模電壓應為多少?

(b)計算差模增益等于5時RD的值。

43

Vdd7dd

圖1.13

13.在圖1.14(a)中，假設所有的晶體管都相

同，畫出當匕從一個大的正值下降時八和匕的草

圖。

圖1.14(a)

14.在圖1.15中，如果所有的管子都工作在飽

和區(qū)，忽略溝道長度調制，求M4的漏電流。

44

16.假設圖1.16中所有的晶體管都工作在飽和

區(qū)，且(W/L)3=(W/L)4，九=/=0,求晨的表達式。

圖1.15

45

圖1.16

17.簡要敘述與溫度無關的帶隙基準電壓源電

路的基本原理。

18.圖11.17中，電路被設計成額定增益為10,

即I+R/R=10。要求增益誤差為I%，確定A的

最小值。

46

-RI

第13章A/D、D/A變換器

1.簡單給出D/A變換器的基本原理

2.給出DAC的主要技術指標及含義。

3.試比較幾種常用的DAC的優(yōu)缺點。

4.一個D/A變換器有10V的滿量程輸出，且分

辨率小于40mV,問此D/A變換器至少需要多少

位？

5.在圖2.1中所示的T型D/A變換器中，設N

=8，匕EF=10V。當輸入分別為10000000及

01111111時，求輸出電壓值。

47

圖2.1

6.畫出一個簡單的用傳輸門實現的電壓定標的3

位DAC。

7.D/A變換器的設計原則應從幾個方面權衡。

8.簡單給出A/D變換器的基本原理。

9.給出ADC的主要技術指標及含義。

10.試比較幾中常用A/D變換器的優(yōu)缺點，并

指出它們在原理上各有何特點。

11.一個4位逐次逼近型A/D變換器，若滿量

程電壓為5V,請畫出輸入電壓為2.8V時的判

決圖。

48

第二部分參考答案

第0章緒論

1.通過一系列的加工工藝，將晶體管，二極管等

有源器件和電阻，電容等無源元件，按一定電路

互連。集成在一塊半導體基片上。封裝在一個外

殼內，執(zhí)行特定的電路或系統(tǒng)功能。

2.小規(guī)模集成電路（SSI）,中規(guī)模集成電路

（MSI）,大規(guī)模集成電路（VSD,超大規(guī)模集

成電路（VLSI）,特大規(guī)模集成電路（ULSI）,

巨大規(guī)模集成電路（GSI）

3,雙極型（BJT）集成電路，單極型（MOS）集

成電路，BLCMOS型集成電路。

4.數字集成電路，模擬集成電路，數?；旌霞?/p>

電路。

5.集成電路中半導體器件的最小尺寸如

MOSFET的最小溝道長度。是衡量集成電路加

工和設計水平的重要標志。它的減小使得芯片集

成度的直接提高。

6.名詞解釋：

集成度：一個芯片上容納的晶體管的數目

49

wafersize：指包含成千上百個芯片的大圓硅

片的直徑

diesize：指沒有封裝的單個集成電路

摩爾定律：集成電路的芯片的集成度三年每

三年提四倍而加工尺寸縮小后倍。

第1章集成電路的基本制造工藝

L減小集電極串聯電阻，減小寄生PNP管的影響

2.電阻率過大將增大集電極串聯電阻，擴大飽和

壓降，若過小耐壓低，結電容增大，且外延時下

推大

3.第一次光刻：N+隱埋層擴散孔光刻

第二次光刻：P隔離擴散孔光刻

第三次光刻：P型基區(qū)擴散孔光刻

第四次光刻：N+發(fā)射區(qū)擴散孔光刻

第五次光刻：引線孔光刻

第六次光刻：反刻鋁

4.P阱光刻，光刻有源區(qū)，光刻多晶硅，P+區(qū)光

刻，N+區(qū)光刻，光刻接觸孔，光刻鋁線

5.NPN晶體管電流增益小，集電極串聯電阻大，

NPN管的C極只能接固定電位

6.首先NPN具有較薄的基區(qū)，提高了其性能：N

阱使得NPN管C極與襯底斷開，可根據電路需

50

要接任意電位。缺點：集電極串聯電阻還是太大,

影響其雙極器件的驅動能力。改進方法在N阱

里加隱埋層，使NPN管的集電極電阻減小。提

高器件的抗閂鎖效應。

7.

51

52

第2章集成電路中的晶體管及其寄生效應

1.PNP管為四層三結晶體管的寄生晶體管，當

NPN晶體管工作在正向工作區(qū)時，即NPN的發(fā)

射極正偏，集電極反偏，那么寄生晶體管的發(fā)射

極反偏所以它就截止，對電路沒有影響。當NPN

處于反向工作區(qū)時，寄生管子工作在正向工作

區(qū)，它的影響不能忽略。當NPN工作在飽和區(qū)

時寄生晶體管也工作在正向工作區(qū)，它減小了集

電極電流，使反向NPN的發(fā)射極電流作為無用

電流流向襯底。此時寄生效應也不能忽略

2.在實際的集成晶體管中存在著點和存儲效應

和從晶體管有效基區(qū)晶體管要引出端之間的歐

姆體電阻，他們會對晶體管的工作產生影響。

3.MOS晶體管的有源寄生效應是指MOS集成

電路中存在的一些不希望的寄生雙極晶體管、場

區(qū)寄生MOS管和寄生PNPN（閂鎖效應），這些

效應對MOS器件的工作穩(wěn)定性產生極大的影

響。

4.在單阱工藝的MOS器件中（P阱為例），由

于NMOS管源與襯底組成PN結，而PMOS管

的源與襯底也構成一個PN結，兩個PN結串聯

組成PNPN結構，即兩個寄生三極管（NPN和

PNP）,一旦有因素使得寄生三極管有一個微弱

導通，兩者的正反饋使得電流積聚增加，產生自

鎖現象。

影響：產生自鎖后，如果電源能提供足夠大

54

的電流，則由于電流過大，電路將被燒毀。

5.版圖設計時：為減小寄生電阻Rs和Rw,版圖

設計時采用雙阱工藝、多增加電源和地接觸孔數

目，加粗電源線和地線，對接觸進行合理規(guī)劃布

局，減小有害的電位梯度；

工藝設計時：降低寄生三極管的電流放大倍數：

以N阱CMOS為例，為降低兩晶體管的放大倍

數，有效提高抗自鎖的能力，注意擴散濃度的控

制。為減小寄生PNP管的寄生電阻Rs,可在高

濃度硅上外延低濃度硅作為襯底，抑制自鎖效

應。工藝上采用深阱擴散增加基區(qū)寬度可以有效

降低寄生NPN管的放大倍數；

具體應用時：使用時盡量避免各種串擾的引入，

注意輸出電流不易過大。

6.在第二次光刻生成有源區(qū)時，進行場氧生長

前進行場區(qū)離子注入，提高寄生MOSFET的閾

值電壓，使其不易開啟；增加場氧生長厚度，使

寄生MOSFET的閾值電壓絕對值升高，不容易

開啟。

7.(1)增大基區(qū)寬度：由工藝決定；

55

(2)使襯底可靠接地或電源。

第3章集成電路中的無源元件

1.雙極性集成電路中最常用的電阻器是基區(qū)擴

散電阻MOS集成電路中常用的電阻有多晶

硅電阻和用MOS管形成的電阻。

2.反偏PN結電容和MOS電容器。

3.基區(qū)薄層電阻擴散完成后，還有多道高溫處

理工序，所以雜質會進一步往里邊推，同時表面

的硅會進一步氧化。形成管子后，實際電阻比原

來要高，所以需要修正。

4.長時間較的電流流過鋁條，會產生鋁的電遷

移的現象，結果是連線的一端生晶須，另一端則

產生空洞，嚴重時甚至會斷裂。

5.r(L/W)=R=lKL/W=5

I=V/R=lmA

P=(I*I*r)/(WL)公式變形

W=6.32

注意：這里各單位間的關系，寬度是微米時，要

求電流為毫安，功率的單位也要化成相應的微米

單位。

56

第4章TTL電路

1.名詞解釋

電壓傳輸特性：指電路的輸出電壓VO隨輸入電

壓Vi變化而變化的性質或關系（可用曲線表示,

與晶體管電壓傳輸特性相似）。

開門/關門電平：開門電平VIHmim為保證輸出

為額定低電平時的最小輸入高電平（VON）；關門

電平VILmax.為保證輸出為額定高電平時的最

大輸入低電平（VOFF）。

邏輯擺幅：-輸出電平的最大變化區(qū)間，

VL=VOH-VOLo

過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）

寬度，VW=VIHmin-VILmaxo

輸入短路電流HL.指電路被測輸入端接地，而其

它輸入端開路時，流過接地輸入端的電流。

輸入漏電流（拉電流，高電平輸入電流，輸入交

叉漏電流）HH.指電路被測輸入端接高電平，而

其它輸入端接地時，流過接高電平輸入端的電

流。

靜態(tài)功耗-指某穩(wěn)定狀態(tài)下消耗的功率，是電

源電壓與電源電流之乘積。電路有兩個穩(wěn)態(tài)，則

57

有導通功耗和截止功耗，電路靜態(tài)功耗取兩者平

均值，稱為平均靜態(tài)功耗。

瞬態(tài)延遲時間td?從輸入電壓Vi上跳到輸出電

壓Vo開始下降的時間間隔。Delay-延遲。

瞬態(tài)下降時間tf-輸出電壓Vo從高電平VOH

下降到低電平VOL的時間間隔。Fall-下降。

瞬態(tài)存儲時間ts.從輸入電壓Vi下跳到輸出電

壓Vo開始上升的時間間隔。Storage-存儲。

瞬態(tài)上升時間tr.輸出電壓Vo從低電平VOL

上升到高電平VOH的時間間隔。Rise-上升。

瞬態(tài)導通延遲時間tPHL-（實用電路）從輸入

電壓上升沿中點到輸出電壓下降沿中點所需要

的時間。

2,當輸入端的信號，有任何一個低電平時：

Q1飽和區(qū)Q2截至區(qū)

Q3飽和區(qū)Q4截至區(qū)

當輸入端的信號全部為高電平時：

Q1反向區(qū)Q2飽和區(qū)

Q3飽和區(qū)Q4飽和區(qū)

3.Q5管影響最大，他不但影響截至時間，還影

響導通時間。

當輸出從低電平向高電平轉化時，要求Q5

58

快速退出飽和區(qū)，此時如果再導通時IB5越大，

則保和深度約大，時間就越長。

當輸出從高電平向低電平轉化時，希望Q5

快速的存儲的電荷放完，此時要求IB5盡可能的

大。設計時，IB5的矛盾帶來了很大的困

難。

4.兩管與非門：輸出高電平低，瞬時特性差。

四管與非門：輸出采用圖騰柱結構

Q3-D,由于D是多子器件，他會使Tplh明

顯下降。D還起到了點評位移作用，提高了輸出

電平。

五管與非門：達林頓結構作為輸出級，Q4

也起到點評位移作用，達林頓電流增益大，輸出

電阻小，提高電路速度和高電平負載能力。

四管和五管在瞬態(tài)中都是通過大電流減少

Tplh.靜態(tài)中提高了負載能力和輸出電平。

5.六管單元用有源泄放回路RB-RC-Q6代替了

R3

由于RB的存在，使Q6比Q5晚導通，所

以Q2發(fā)射基的電流全部流入Q5的基極，是他

們幾乎同時導通，改善了傳輸特性的矩形性，提

高了抗干擾能力。當Q5飽和后Q6將會替它分

59

流，限制了Q5的飽和度提高了電路速度。

在截至時Q6只能通過電阻復合掉存儲電荷,

Q6比Q5晚截至，所以Q5快速退出飽和區(qū)。

6.

由于六管單元在用了有源泄放回路，使Q2-Q5

同時導通，四管單元由于Q2進入飽和后，電阻

對Q5的基極電流有分流作用，四管單元此時是

由于Q2進入飽和區(qū)而Q5還未進入飽和區(qū)BC

段是所對應的傳輸特性曲線。所以說改善了傳輸

特性的矩形性。

7.輸出高電平偏低:VCE3和R5上的電壓過大,

可以通過減小VCE3和IC3來實現。

輸出高電平偏高：VCE5上的電壓偏高，可

60

以通過增加IB5來增大Q5飽和度。

8.當電路直接并聯后，所有高電平的輸出電流

全部灌入輸出低電平的管子，可能會使輸出低電

平的管子燒壞。并會使數出低電平抬高，容易造

成邏輯混亂。

9.去掉TTL門的高電平的驅動級，oc門輸出端

用導線連接起來，接到一個公共的上拉電阻上，

實施線與，此時就不會出此案大電流灌入，Q5

不會使輸出低電平上升造成邏輯混亂。

第5章MOS反相器

1?答：公式：VT=0)MS-2①F-*-交-舁

Cox“x

其中：

①MS為了消除半導體和金屬的功函數差，

金屬電極相對于半導體所需要加的外加

電壓，一般情況下，金屬功函數值比半

導體的小，①一般為負。

2叫是開始出現強反型時半導體表面所需

的表面勢，也就是跨在空間電荷區(qū)上的電

壓降。對于NMOS數值為正

61

"是為了支撐半導體表面出現強反型

Cox

所需要的體電荷所需要的外加電壓。

于NMOS數值為正

察是為了把絕緣層中正電荷發(fā)出的電

Lox

力線全部吸引到金屬電極一側所需加的

外加電壓，對于絕緣層中的正電荷，需

要加負電壓才能其拉到平帶，一般為負。

目是為了調節(jié)閾值電壓而注入的電

荷產生的影響，對于NMOS,注入P型雜質，

為正值。

2.答:器件的亞閾值特性是指在分析MOSFET

時，當Vgs<Vth時MOS器件仍然有一個弱的反

型層存在，漏源電流Id并非是無限小，而是與

Vgs呈現指數關系，這種效應稱作亞閾值效應。

影響：亞閾值導電會導致較大的功率損耗,

在大型電路中，如內存中，其信息能量損耗可

能使存儲信息改變，使電路不能正常工作。

3.答：短溝道效應是指：當MOS晶體管的溝道

長度變短到可以與源漏的耗盡層寬度相比擬時，

62

發(fā)生短溝道效應，柵下耗盡區(qū)電荷不再完全受柵

控制，其中有一部分受源、漏控制，產生耗盡區(qū)

電荷共享，并且隨著溝道長度的減小，受柵控制

的耗盡區(qū)電荷不斷減少的現象

影響：由于受柵控制的耗盡區(qū)電荷不斷減

少，只需要較少的柵電荷就可以達到反型，

使閾值電壓降低；溝道變短使得器件很容易

發(fā)生載流子速度飽和效應。

4.答:對于PMOS晶體管，通常情況下襯底和

源極都接最高電位，襯底偏壓VBK，此時不存在

襯偏效應。而當PMOS中因各種應用使得源端

電位達不到最高電位時，襯底偏壓VBS>0,源與襯

底的PN結反偏，耗盡層電荷增加，要維持原來

的導電水平，必須使閾值電壓（絕對值）提高，

即產生襯偏效應。

影響：使得PMOS閾值電壓向負方向變

大，在同樣的柵源電壓和漏源電壓下其漏源

電流減小。

5.答:MOS晶體管存在速度飽和效應。器件工

作時，當漏源電壓增大時，實際的反型層溝道長

度逐漸減小，即溝道長度是漏源電壓的函數，這

一效應稱為“溝道長度調制效應”。

63

影響：當漏源電壓增加時，速度飽和點在從

漏端向源端移動，使得漏源電流隨漏源電壓

增加而增加，即飽和區(qū)D和S之間電流源

非理想。

6.答：晶體管開通后，其漏源電流隨著漏源電

壓而變化。當漏源電壓很小時，隨著漏源電壓的

值的增大，溝道內電場強度增加，電流隨之增大,

呈現非飽和特性；而當漏源電壓超過一定值時，

由于載流子速度飽和（短溝道）或者溝道夾斷（長

溝道），其漏源電流基本不隨漏源電壓發(fā)生變化,

產生飽和特性。

7.答：

非飽和區(qū):

64

條件：0<V<V-V

DSGSTH

方程：/小=：K%s-h)%s一：]

飽和區(qū)：

條件：MVGSYH<V

DS

方程：

8.解：

VEWTO時，Mi處于截止狀態(tài)，不產生

任何漏極電流。隨著輸入電壓增加而超過VT0

時，Mi開始導通，漏極電流不再為0,由于

漏源電壓VDS=V0Ut大于Vin-VT0,因而MI初

始處于飽和狀態(tài)。隨著輸入電壓增加，漏極

電流也在增加，輸出電壓V°ut開始下降，最

終，輸入電壓大于VM+VTO,Mi進入線性工

作區(qū)。在更大的輸入電壓下，輸出電壓繼續(xù)

下降，Mi仍處于線性模式。傳輸特性曲線如

65

圖示:

1)VEVVTO時，Mi截止,Vout=VOH=VDD

=

2)Vin=VOH=VDD時，VoutVOL

Ml：VGS=Vin=VDD

==

VDSVOutVoL

**?VDS〈VGS-VTO

MI非飽和導通

IR=(VDD-Vout)/RL=(VDD-VOL)/RL

IM=KN((VGS-VT0)VDS-1/2VDS2)

=KN((VDD-VTO)VQL-1/2VOL2)

VIM=IR

=NVVOIKR2VKR

VOLVDD=VTO+1/KNRL-/(DD-T+/NL)-2DD/NL

為使VOL-*0,要求KNRL?1

66

3)Vi產VIL時，Mi：VGS=Vin=VIL

=

VDSVout

??VDS>VGS_VTO

MI飽和導通

IR=(VDD-VOUJ/RL

IM=1/2KN(VGS-VTO)?

2

=l/2KN(Vin-VT())

VIM=IR，對Vin微分，得：

-l/RL(dV0Ut/dVin)=KN(Vin-VT0)

VdV0Ut/dVin=-l

.*.VIL=Vin=VTo+l/KNRL

J此時V0Ut=VDD-l/2KNRL

4)Vin=VIH時，Mi：VGS=Vin=VIH

=

VDSVOut

??VDS〈VGS-VTO

MI非飽和導通

67

IR=(VDD-VOUJ/RL

IM=KN((VGS-VTO)VDS-1/2VDS2)

2

=KN((Vin-Vro)Vout-l/2V0Ut)

VIM=IR，對VE微分，得：

-l/RL(dV0Ut/dVin)=KN(VOUt+(Vin-VTH)

dV0Ut/dVin-V0Ut(dV0Ut/dVin))

VdV0Ut/dVin=-l

AVIH=Vin=VTo+2Vout-1/KNRL

代回等式，得：72V/3KR

Vout=DDNL

**-VIH=VTO+-D/3KNRL-1/KNRL

9.解：Vout=VOL時，晶體管非飽和導通,vin=

VOH=VDD

???(VDD-V0Ut)/RL=KNXW/L)((VDD-VTO)VOL-

1/2VOL2)

5

代值解得：RL(W/L)=2.05X10Q

可以選擇不同的W/L和曲值以滿足

VOL=0.2V,在最終設計中二者的選取還需考

慮其他因素，如電路功耗與硅片面積。表中列

出了一些設計中W/L和RL可能的取值和對應

每種取值估算的平均直流功耗。

WRL(KP【）c

/LQ)average(u

68

W)

1205.058.5

2102.5117.1

368.4175.4

4513233.9

541.0292.7

634.2350.8

由表可見，隨著RL的減小，直流功耗顯著

增加，W/L也同時增加。若考慮降低平均直

流功耗，可選擇較小的寬長比W/L和較大的

負載電阻RL，而制造較大的RL需要較大面積

的硅區(qū)，則還需要在功耗和面積之間折中。

V2

10.解：KN=KN(W/L)=40uA/V:.

1

KNRL=8V

OH=

Vin*^VTO時，驅動管截止，Vout=V

VDD=5V

=-+2

vOLVDD-VTO+1/KNRL\Z(VDD-VTOI/KNRL)-2VDD/KNRL=0.1

47V

VIL=VTO+1/KNRL=O.925V

VIH=VTO+7?VDD/3KNRL-1/KNRL=1.97V

.,.VNML=VIL-VOL=0.78V

VNMH=VOH-VIH=3.03V

69

VNML過小，會導致識別輸入信號時發(fā)生

錯誤。為得到較好的抗噪聲性能，較低的信號

噪聲容限應至少為VDD的1/4,即VDD=5V時

取1.25Vo

11.解：

VOL=VDD-VTO+1/KNRL-J(VDD、TO+I/KNRL)2-2VDD/KNRL

代值解得KNRL=2

.-.VIL=VTO+1/KNRL=1.5V

+

VIH=VT0，8VDD/3KNRL-1/KNRL=3.1V

而VOH=VDD=5V

***VNML=VIL-VOL=0.9V

VNMH=V0H-VIH=1.9V

12.答：采用負載電阻會占用大量的芯片面積，

而晶體管占用的硅片面積通常比負載電阻

小，并且有源負載反相器電路比無源負載反

相器有更好的整體性能。

13.答：根據給增強型負載提供不同的柵極偏

壓，負載晶體管可以工作在飽和區(qū)或線性

區(qū)。

70

飽和增強型負載反相器只要求一個獨立的電

源和相對簡單的制造工藝，并且VOH限制在

VDD-VTLo而線性增強型負載反相器的VOH=

VDD,噪聲容限高，但需要使用兩個獨立的電

源。由于二者的直流功耗較高，大規(guī)模的數字

電路均不采用增強型負載nMOS反相器。

14.

解：1)VE=0時，Mi截止

ML：VDSL=

==

VGSLVDD-VoutVDD'VOL

??VDSL>VGSL-VTLML始

71

終飽和導通

==

VOutVOHVDD-VTL

2)VE=VDD時，Vout=VoL

Mi：VGSI=Vin=VDD

==

VDSIVOutVoL