【MOOC】電子線路設(shè)計(jì)、測(cè)試與實(shí)驗(yàn)（二）-華中科技大學(xué) 中國(guó)大學(xué)慕課MOOC答案

【MOOC】電子線路設(shè)計(jì)、測(cè)試與實(shí)驗(yàn)（二）-華中科技大學(xué)中國(guó)大學(xué)慕課MOOC答案緒論課單元測(cè)驗(yàn)1、【單選題】5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為本題答案：【綠棕黑棕金】2、【單選題】某個(gè)電阻的色環(huán)序列為棕黑紅棕，其電阻值為？本題答案：【1K±1%歐姆】3、【單選題】示數(shù)為102的3296型多圈電位器的標(biāo)稱阻值為本題答案：【1KΩ】4、【單選題】示數(shù)為103的瓷片電容的電容值為？本題答案：【0.01μf】5、【單選題】示數(shù)為68的瓷片電容的電容值為？本題答案：【68pf】6、【單選題】視頻中的3位半手持式萬(wàn)用表有四位顯示，左邊首位上若有數(shù)顯示則必是本題答案：【1】7、【單選題】視頻中的3位半手持式萬(wàn)用表測(cè)量一可調(diào)電阻當(dāng)前阻值，檔位開關(guān)在歐姆區(qū)的2k檔，顯示為.392，說明當(dāng)前阻值是本題答案：【392歐姆】8、【單選題】視頻中的直流穩(wěn)壓電源，無外連接，單設(shè)備能輸出的最高直流電壓為本題答案：【60V】9、【單選題】一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的？本題答案：【20】10、【單選題】對(duì)于視頻中的信號(hào)發(fā)生器，要把三角波輸出調(diào)成近似鋸齒波，需要調(diào)節(jié)（）旋鈕本題答案：【占空比】11、【單選題】一個(gè)頻率2KHz，最大值0V，最小值-4V的三角波，其直流分量為本題答案：【-2V】12、【單選題】當(dāng)信號(hào)從視頻中的信號(hào)發(fā)生器的同步輸出口正常輸出，且設(shè)備上的TTL燈亮，則其波形峰峰值約為本題答案：【5V】13、【單選題】示波器操作時(shí)，應(yīng)適當(dāng)調(diào)整（）讓通道信號(hào)的波形顯示橫向擴(kuò)展或壓縮，保證屏幕上至少顯示兩個(gè)完整周期。本題答案：【水平時(shí)基】14、【單選題】對(duì)于通常使用的普通無衰減探頭，示波器通道探頭比設(shè)置必須保證為本題答案：【1X】15、【單選題】示波器穩(wěn)定實(shí)時(shí)顯示被測(cè)周期信號(hào)波形，基本前提是指定的（）信號(hào)與被測(cè)信號(hào)同源本題答案：【觸發(fā)信源】16、【多選題】本課程中，如（）這些參數(shù)是用萬(wàn)用表來測(cè)的。本題答案：【直流電壓#電阻阻值#二極管壓降】17、【多選題】視頻中的穩(wěn)壓電源在實(shí)驗(yàn)中，主從獨(dú)立模式下打開Power鍵后，不管如何調(diào)整主路的電壓旋鈕，主路輸出電壓始終為0，可能原因是本題答案：【OUTPUT開關(guān)沒打開#主路電流旋鈕調(diào)到了0#主路連接的外部電路有短路#電源內(nèi)部有其他故障】18、【多選題】屬于示波器邊沿觸發(fā)設(shè)定項(xiàng)目的是本題答案：【觸發(fā)信源#觸發(fā)電平#觸發(fā)邊沿】19、【多選題】下面說法正確的是（）本題答案：【本課程中常說的“地”是指各部分連在一起形成的統(tǒng)一的0電位參考平面#面包板上電路走線應(yīng)盡量貼板，橫平豎直，直角繞開大器件】20、【判斷題】數(shù)字萬(wàn)用表顯示屏上出現(xiàn)H符號(hào)，并一直顯示剛才的某個(gè)測(cè)量結(jié)果，無法正確顯示新的測(cè)量情況，可以按一次Power鍵還原為正常使用狀態(tài)。本題答案：【錯(cuò)誤】21、【判斷題】面包板插板用信號(hào)連接線金屬裸露的剝頭長(zhǎng)應(yīng)為6~8mm。本題答案：【正確】22、【判斷題】視頻中的信號(hào)發(fā)生器最大衰減選擇檔標(biāo)值是60Hz。本題答案：【錯(cuò)誤】23、【判斷題】視頻中的信號(hào)發(fā)生器若要輸出正弦波，信號(hào)線必須接到函數(shù)輸出口。本題答案：【正確】24、【判斷題】示波器通道耦合為直流耦合時(shí)，屏幕只顯示信號(hào)中的直流分量。本題答案：【錯(cuò)誤】25、【判斷題】如果示波器內(nèi)外自檢都正常，那么觀測(cè)信號(hào)時(shí)就不必關(guān)心觸發(fā)信源設(shè)置了本題答案：【錯(cuò)誤】26、【判斷題】本課程中，使用Tek示波器，其ACQUIRE獲取設(shè)定應(yīng)盡量保持“平均值”模式。本題答案：【錯(cuò)誤】27、【判斷題】Rigol示波器中要將波形顯示切換成XY模式，是在水平控制菜單中的“時(shí)基”項(xiàng)。本題答案：【正確】28、【判斷題】使用電阻只要用對(duì)電阻值就可以了。本題答案：【錯(cuò)誤】29、【判斷題】電解電容使用時(shí)不僅要注意其電容值，還需要注意其極性與耐壓值。本題答案：【正確】30、【判斷題】數(shù)字芯片不用的管腳就無需連接了。本題答案：【錯(cuò)誤】邏輯門測(cè)試題1、【單選題】以下電路中常用于總線應(yīng)用的有本題答案：【TSL門（三態(tài)門）】2、【單選題】下面幾種邏輯門中，可以用作雙向開關(guān)的是本題答案：【CMOS傳輸門】3、【單選題】在下圖所示電路中，邏輯門GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.25V。所有的反相器均為74LS系列TTL電路，輸入電流IIL≤-0.4mA，IIH≤20μA。VOL≤0.25V時(shí)的輸出電流的最大值為IOL（max）=8mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH（max）=-0.4mA，GM的輸出電阻可忽略不計(jì)。計(jì)算GM可驅(qū)動(dòng)的反相器的個(gè)數(shù)為本題答案：【20】4、【單選題】在下圖所示由74系列或非門組成的電路中，邏輯門GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.4V?；蚍情T每個(gè)輸入端的輸入電流IIL≤-1.6mA，IIH≤40μA。VOL≤0.4V時(shí)的輸出電流的最大值IOL（max）=16mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH（max）=-0.4mA。GM的輸出電阻可忽略不計(jì)。計(jì)算GM可驅(qū)動(dòng)的或非門的個(gè)數(shù)為本題答案：【5】5、【單選題】74LS系列邏輯門電路的允許電源電壓范圍是本題答案：【5V±0.25V】6、【單選題】4000系列CMOS器件的電源電壓范圍為本題答案：【3V~15V】7、【多選題】下列各種門電路中哪些不可以將輸出端并聯(lián)使用（輸入端的狀態(tài)不一定相同）本題答案：【具有推拉式輸出級(jí)的TTL電路#普通的CMOS門】8、【多選題】三態(tài)門輸出高阻狀態(tài)時(shí)，下列說法正確的是（）本題答案：【相當(dāng)于懸空#對(duì)下級(jí)電路無任何影響】9、【多選題】對(duì)于TTL與非門閑置輸入端的處理，可以（）本題答案：【接電源#通過電阻3kΩ接電源#與有用輸入端并聯(lián)#懸空】10、【判斷題】當(dāng)TTL與非門的輸入端懸空時(shí)相當(dāng)于輸入為邏輯1。本題答案：【正確】11、【判斷題】普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會(huì)損壞器件。本題答案：【正確】12、【判斷題】三態(tài)門的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓。本題答案：【錯(cuò)誤】13、【判斷題】TTLOC門（集電極開路門）的輸出端可以直接相連，實(shí)現(xiàn)線與。本題答案：【正確】14、【判斷題】CMOS電路和TTL電路在使用時(shí)，不用的輸入管腳可懸空。本題答案：【錯(cuò)誤】15、【判斷題】CMOS電路比TTL電路功耗大。本題答案：【錯(cuò)誤】16、【判斷題】在TTL電路中通常規(guī)定邏輯1電平額定值為5V。本題答案：【錯(cuò)誤】MOOC-VerilogHDL-單元測(cè)驗(yàn)1、【單選題】講解中提到的VHDL和Verilog這兩中HDL語(yǔ)言先后與1987年和1995年成為（）標(biāo)準(zhǔn)本題答案：【IEEE】2、【單選題】verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是本題答案：【module...endmodule】3、【單選題】verilog中經(jīng)常使用（）來表示一個(gè)常量，用以提高程序的可讀性，且經(jīng)常用于定義變量的寬度本題答案：【parameter】4、【單選題】Verilog基本語(yǔ)法中通常表示不確定的邏輯狀態(tài)和高阻態(tài)的符號(hào)分別是本題答案：【x和z】5、【單選題】verilogHDL中對(duì)于變量的定義一般有wire和reg兩種，若a為wire型，b為reg型，其余信號(hào)不確定，所有信號(hào)位寬都是一位的，下面的描述錯(cuò)誤的是本題答案：【assignb=a】6、【單選題】對(duì)于通過verilogHDL描述電路時(shí)有時(shí)會(huì)使用到case語(yǔ)句，對(duì)于case語(yǔ)句，如果在其中一個(gè)分支下面需要描述的語(yǔ)句多于一條，正確的處理方式是本題答案：【使用begin...end方式進(jìn)行區(qū)域限定操作】7、【單選題】在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語(yǔ)句來進(jìn)行描述assignout1=（selb）|（~sela），這條語(yǔ)句對(duì)應(yīng)的是課程講解中的本題答案：【數(shù)據(jù)流描述方式】8、【單選題】非阻塞賦值使用符號(hào)（）來表示本題答案：【=】9、【單選題】有如下一個(gè)描述電路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begintmp1=ab;tmp2=c|d;y=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果這個(gè)時(shí)候發(fā)生變化a=1，請(qǐng)推算變化穩(wěn)定后的tmp和tmp2，y的值是本題答案：【1,0,1】10、【單選題】現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a,b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：output[3:0]result;//4位輸出結(jié)果outputcarry;//進(jìn)位輸出input[3:0]r1,r2;//兩個(gè)4位加數(shù)inputci;//來自低位的進(jìn)位信號(hào)wire[3:0]r1,r2,result;//線型類型定義wireci,carry,c1,c2,c3;//線型類型定義和中間變量下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是本題答案：【addbitU0(ci,r1[0],r2[0],cl,result[0])】11、【多選題】verilog語(yǔ)法中，間隔符號(hào)主要包括本題答案：【空格符#TAB鍵#換行符#換頁(yè)符】12、【多選題】在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有本題答案：【8'd127#8'b1111111#8'h7f#8'b11_11_11_11】13、【多選題】通過verilogHDL描述電路的方式有本題答案：【行為描述方式#數(shù)據(jù)流描述方式#結(jié)構(gòu)描述方式】14、【多選題】verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有本題答案：【nand#not#nor#xor#or】15、【多選題】在課程內(nèi)容中，講解過的正確的層次調(diào)用方法有本題答案：【位置對(duì)應(yīng)調(diào)用方式#端口名對(duì)應(yīng)調(diào)用方式】16、【判斷題】VHDL語(yǔ)言相對(duì)verilog語(yǔ)言更早成為國(guó)際標(biāo)準(zhǔn)本題答案：【正確】17、【判斷題】HDL在執(zhí)行方式上總體是以并行的方式工作的本題答案：【正確】18、【判斷題】VerilogHDL語(yǔ)法中的關(guān)鍵詞是區(qū)分大小寫的本題答案：【正確】19、【判斷題】assign語(yǔ)句只能描述組合邏輯本題答案：【正確】20、【判斷題】always模塊只能描述時(shí)序邏輯本題答案：【錯(cuò)誤】21、【判斷題】and是Verilog語(yǔ)法中預(yù)先定義了的門級(jí)原型本題答案：【正確】22、【判斷題】Verilog語(yǔ)法中通過拼接運(yùn)算符{}來將兩個(gè)小位寬的數(shù)據(jù)組合成大位寬的數(shù)據(jù)本題答案：【正確】23、【判斷題】通過層次調(diào)用的方式來實(shí)現(xiàn)較為復(fù)雜的電路邏輯時(shí)，可采用端口對(duì)應(yīng)的方式來完成層次調(diào)用，如果底層模塊里頭有頂層模塊里頭不需要的輸出信號(hào)時(shí)，可以在引用的端口名表項(xiàng)的地方不關(guān)聯(lián)頂層的變量本題答案：【正確】24、【判斷題】時(shí)序邏輯只能使用非阻塞邏輯本題答案：【正確】25、【判斷題】使用高級(jí)語(yǔ)句case描述電路時(shí)，default語(yǔ)句必須進(jìn)行描述本題答案：【錯(cuò)誤】ProjectNavigator簡(jiǎn)介隨堂測(cè)驗(yàn)1、【單選題】采用Verilog硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)輸入時(shí)，應(yīng)該選擇的文件類型為本題答案：【VerilogModule】FPGA應(yīng)用開發(fā)基礎(chǔ)單元測(cè)驗(yàn)1、【單選題】已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問該計(jì)數(shù)器至少需要多少位？（）本題答案：【27】2、【單選題】數(shù)字鐘的設(shè)計(jì)實(shí)驗(yàn)示例中，采用了分層次、分模塊的設(shè)計(jì)方法，請(qǐng)問示例實(shí)現(xiàn)中共分為幾層次？本題答案：【5】3、【單選題】數(shù)字頻率計(jì)設(shè)計(jì)示例中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)（）本題答案：【3】4、【單選題】6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖1，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少（）本題答案：【1kHz】5、【單選題】已知某verilog仿真測(cè)試文件時(shí)鐘信號(hào)描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;#(PERIOD/2)CLK=1'b1;#(PERIOD/2);end且該verilog文件頂部有如下代碼：`timescale1us/1ns，則模擬仿真時(shí)鐘周期是（）本題答案：【10us】6、【多選題】在ISEFPGA開發(fā)流程中進(jìn)行實(shí)現(xiàn)（Implement）之前應(yīng)該完成以下哪些步驟本題答案：【設(shè)計(jì)輸入#功能仿真#添加約束#邏輯綜合】7、【多選題】可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核（）本題答案：【IP#ChipScopeDefintionandConnectionFiles】8、【判斷題】Verilog語(yǔ)言中子模塊引用時(shí)只能以實(shí)例的方式嵌套在其他模塊內(nèi)，嵌套的層次沒有限制。本題答案：【正確】9、【判斷題】Verilog語(yǔ)言引用的子模塊可以是一個(gè)設(shè)計(jì)好的Verilog模塊，也可以是別的HDL語(yǔ)言如VHDL語(yǔ)言設(shè)計(jì)的元件，還可以是IP核模塊。本題答案：【正確】10、【判斷題】Verilog語(yǔ)言中對(duì)同一子模塊實(shí)例化時(shí)模塊端口可以位置關(guān)聯(lián)和名稱關(guān)聯(lián)兩種不同的方法混用本題答案：【錯(cuò)誤】11、【判斷題】為減小頻率計(jì)的測(cè)頻誤差，測(cè)頻計(jì)數(shù)時(shí)間越短越好本題答案：【錯(cuò)誤】組合邏輯電路單元測(cè)驗(yàn)1、【單選題】下面哪個(gè)邏輯關(guān)系運(yùn)算是復(fù)合邏輯運(yùn)算本題答案：【與非運(yùn)算】2、【單選題】下面哪種說法是正確的本題答案：【在設(shè)計(jì)電路時(shí)，要盡可能的使用同一類型芯片，并且使用芯片的個(gè)數(shù)也要盡可能少】3、【多選題】下面哪些邏輯關(guān)系運(yùn)算是最基本的邏輯運(yùn)算本題答案：【與運(yùn)算#或運(yùn)算#非運(yùn)算】4、【多選題】下面哪些工具可以用于描述組合邏輯電路的邏輯功能本題答案：【真值表#邏輯函數(shù)表達(dá)式#邏輯電路圖#波形圖#卡諾圖#HDL】5、【多選題】下面哪種說法是正確的本題答案：【組合邏輯電路的輸出只取決于當(dāng)前時(shí)刻的輸入#組合邏輯電路不能使用記憶電路器件】6、【多選題】在組合邏輯電路的設(shè)計(jì)中，下面哪些verilogHDL語(yǔ)句形式是可行的？本題答案：【條件語(yǔ)句：if…；else…；#條件語(yǔ)句：if…；elseif…；elseif…；else…；#多路分支語(yǔ)句：case（…）…；…；…；default：…;endcase#循環(huán)語(yǔ)句結(jié)構(gòu):for(…;…;…)statement;】7、【多選題】組合邏輯電路消除競(jìng)爭(zhēng)冒險(xiǎn)的方法是本題答案：【修改邏輯設(shè)計(jì)#在輸出端接入濾波電容】8、【判斷題】在利用卡諾圖法進(jìn)行化簡(jiǎn)時(shí)，對(duì)于無關(guān)項(xiàng)的處理，根據(jù)需要可以當(dāng)“0”處理，也可當(dāng)“1”處理本題答案：【正確】9、【判斷題】組合邏輯電路設(shè)計(jì)中可以使用觸發(fā)器本題答案：【錯(cuò)誤】10、【判斷題】在利用卡諾圖法進(jìn)行化簡(jiǎn)時(shí)，必須使用最小項(xiàng)本題答案：【錯(cuò)誤】11、【判斷題】在對(duì)輸出邏輯表達(dá)式進(jìn)行化簡(jiǎn)時(shí)，最簡(jiǎn)與或式一定是最簡(jiǎn)標(biāo)準(zhǔn)本題答案：【錯(cuò)誤】時(shí)序邏輯電路單元測(cè)驗(yàn)1、【單選題】用觸發(fā)器設(shè)計(jì)一個(gè)輸出為1，3，8的電路，需要幾個(gè)觸發(fā)器本題答案：【2】2、【單選題】將某時(shí)鐘頻率為32MHz的CP變?yōu)?MHz的CP，需要個(gè)二進(jìn)制計(jì)數(shù)器本題答案：【3】3、【單選題】時(shí)序邏輯電路在結(jié)構(gòu)上本題答案：【必須有存儲(chǔ)電路】4、【單選題】同步時(shí)序邏輯電路和異步時(shí)序邏輯電路的區(qū)別在于異步時(shí)序邏輯電路本題答案：【沒有統(tǒng)一的時(shí)鐘脈沖控制】5、【單選題】時(shí)序邏輯電路特點(diǎn)中，下列敘述正確的是本題答案：【電路任一時(shí)刻的輸出與輸入信號(hào)和電路原來狀態(tài)均有關(guān)】6、【單選題】如圖，CC4027芯片的電源VDD，和VSS應(yīng)該分別接本題答案：【+5V,0V】7、【單選題】關(guān)于觸發(fā)電平的設(shè)置正確的說法是本題答案：【觸發(fā)電平設(shè)置在觸發(fā)源信號(hào)幅度范圍內(nèi)，具體值不重要?！?、【單選題】用雙蹤示波器觀察3個(gè)以上波形，分兩次觀測(cè),且示波器的觸發(fā)源已經(jīng)設(shè)置為CH2。做法是正確的：本題答案：【】9、【單選題】如圖74ls74xinpiande電源Vcc，和GND應(yīng)該分別接本題答案：【+5V，0V】10、【多選題】關(guān)于CC4027說法正確的是本題答案：【SD=0,RD=1時(shí)Q=0#SD=1,RD=0時(shí)Q=1#SD=0,RD=0時(shí)計(jì)數(shù)】11、【多選題】使用CC4027實(shí)現(xiàn)模4可逆法器時(shí)，用示波器觀察信號(hào)的時(shí)候，觸發(fā)斜率設(shè)置說法正確的是本題答案：【實(shí)現(xiàn)加法的時(shí)候設(shè)置為下降沿觸發(fā)#實(shí)現(xiàn)減法的時(shí)候設(shè)置為上升沿觸發(fā)】12、【多選題】關(guān)于74LS74觸發(fā)器說法正確的是本題答案：【SD=0,RD=1時(shí)Q=1#SD=1,RD=0時(shí)Q=0#SD=1,RD=1,CP=0時(shí)Q不變】13、【多選題】CC4011的中單個(gè)與非門多余入端的處理方法正確的是本題答案：【接+5V#與VDD連接在一起】14、【多選題】下圖的三個(gè)信號(hào)都是同源的，通過雙路示波器同時(shí)觀察CP和1Q，觸發(fā)源設(shè)置正確的是本題答案：【將1Q接入的通道設(shè)置為觸發(fā)源#設(shè)置為上升沿觸發(fā)】15、【多選題】用雙蹤示波器觀察3個(gè)以上波形，分兩次觀測(cè)。具體做法如下,做法是正確的：本題答案：【#】16、【多選題】4LS10的中單個(gè)與非門多余入端的處理方法正確的是本題答案：【接+5V#與Vcc接在一起】利用MSI搭建復(fù)雜數(shù)字電路單元測(cè)驗(yàn)題1、【單選題】一個(gè)5位二進(jìn)制加法計(jì)數(shù)器，初始狀態(tài)為00000，經(jīng)過201個(gè)輸入脈沖后，計(jì)數(shù)器的狀態(tài)為本題答案：【01001】2、【單選題】74LS161構(gòu)成分頻電路如圖所示，分頻比為本題答案：【1：63】3、【單選題】分析如圖所示的計(jì)數(shù)器電路，說明這是幾進(jìn)制的計(jì)數(shù)器本題答案：【10】4、【單選題】圖示電路是可變進(jìn)制計(jì)數(shù)器。試分析當(dāng)控制變量A為0和1時(shí)，電路分別為進(jìn)制計(jì)數(shù)器。本題答案：【10、12】5、【單選題】已知電路的當(dāng)前狀態(tài)Q3Q2Q1Q0為“1100”，74LS191具有異步置數(shù)的邏輯功能，請(qǐng)問在時(shí)鐘作用下，電路的下一狀態(tài)（Q3Q2Q1Q0）為本題答案：【“0000”】6、【單選題】同步可預(yù)置數(shù)的可加/減4位二進(jìn)制計(jì)數(shù)器74LS191芯片組成下圖所示電路。各電路的計(jì)數(shù)長(zhǎng)度M為多少？本題答案：【31】7、【判斷題】計(jì)數(shù)器是數(shù)字電路中的基本邏輯部件，其功能是記錄脈沖的個(gè)數(shù)本題答案：【正確】8、【判斷題】n進(jìn)制計(jì)數(shù)器的每一種狀態(tài)都被編碼為對(duì)應(yīng)的n位二進(jìn)制整數(shù)本題答案：【正確】9、【判斷題】計(jì)數(shù)器屬于組合邏輯電路本題答案：【錯(cuò)誤】10、【判斷題】同步時(shí)序邏輯電路中所有觸發(fā)器的時(shí)鐘端應(yīng)相連本題答案：【正確】利用FPGA設(shè)計(jì)實(shí)現(xiàn)小型數(shù)字系統(tǒng)單元測(cè)驗(yàn)1、【單選題】數(shù)字頻率計(jì)中的BCD計(jì)數(shù)器模塊的三個(gè)工作狀態(tài)：清零、計(jì)數(shù)、和鎖存狀態(tài)中的鎖存狀態(tài)主要起什么作用本題答案：【保持計(jì)數(shù)器的計(jì)數(shù)輸出不變，以便顯示模塊載入顯示】2、【單選題】數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器，若采樣時(shí)間0.01s,那么它能夠測(cè)量的最大頻率是多少本題答案：【999.9KHz】3、【單選題】在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間本題答案：【864us】4、【單選題】已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問該計(jì)數(shù)器至少需要多少位本題答案：【27】5、【單選題】數(shù)字鐘的設(shè)計(jì)實(shí)驗(yàn)示例中，采用了分層次、分模塊的設(shè)計(jì)方法，請(qǐng)問示例實(shí)現(xiàn)中共分為幾層次本題答案：【5】6、【單選題】數(shù)字頻率計(jì)設(shè)計(jì)示例中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)本題答案：【3】7、【單選題】6位7段數(shù)碼管動(dòng)態(tài)顯示控制模塊如圖1，要求人眼看到所有數(shù)碼管同時(shí)顯示各個(gè)數(shù)碼管各自對(duì)應(yīng)的數(shù)字，數(shù)碼管位選信號(hào)的掃描時(shí)鐘頻率約為多少本題答案：【1KHz】8、【多選題】10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊本題答案：【60秒計(jì)數(shù)器#60分計(jì)數(shù)器#24進(jìn)制計(jì)數(shù)器#定時(shí)模塊#校時(shí)、計(jì)時(shí)模塊】9、【多選題】采用ChipScopeILAIP核觀測(cè)計(jì)時(shí)、校時(shí)模塊的分鐘計(jì)數(shù)規(guī)律，觸發(fā)時(shí)鐘信號(hào)選擇頻率為1Hz的秒信號(hào)，若需通過ChipScopeAnalyzer的窗口采集一次數(shù)據(jù)，完整地觀測(cè)到分鐘的計(jì)數(shù)規(guī)律，那么數(shù)據(jù)采集深度應(yīng)該選擇本題答案：【4096#8192】10、【判斷題】Verilog語(yǔ)言中子模塊引用時(shí)只能以實(shí)例的方式嵌套在其他模塊內(nèi)，嵌套的層次沒有限制本題答案：【正確】11、【判斷題】Verilog語(yǔ)言引用的子模塊可以是一個(gè)設(shè)計(jì)好的Verilog模塊，也可以是別的HDL語(yǔ)言如VHDL語(yǔ)言設(shè)計(jì)的元件，還可以是IP核模塊本題答案：【正確】12、【判斷題】Verilog語(yǔ)言中對(duì)同一子模塊實(shí)例化時(shí)模塊端口可以既采用位置關(guān)聯(lián)，也采用名稱關(guān)聯(lián)兩種不同的方法混用本題答案：【錯(cuò)誤】13、【判斷題】為減小頻率計(jì)的測(cè)頻誤差，測(cè)頻計(jì)數(shù)時(shí)間越短越好本題答案：【錯(cuò)誤】電子線路設(shè)計(jì)、測(cè)試與實(shí)驗(yàn)（二）期末試卷1、【單選題】以下電路中常用于總線應(yīng)用的有本題答案：【TSL門（三態(tài)門）】2、【單選題】下面幾種邏輯門中，可以用作雙向開關(guān)的是本題答案：【CMOS傳輸門】3、【單選題】在下圖所示電路中，邏輯門GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.25V。所有的反相器均為74LS系列TTL電路，輸入電流IIL≤-0.4mA，IIH≤20μA。VOL≤0.25V時(shí)的輸出電流的最大值為IOL（max）=8mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH（max）=-0.4mA，GM的輸出電阻可忽略不計(jì)。計(jì)算GM可驅(qū)動(dòng)的反相器的個(gè)數(shù)為本題答案：【20】4、【單選題】在下圖所示由74系列或非門組成的電路中，邏輯門GM輸出的高、低電平符合VOH≥3.2V，VOL≤0.4V?；蚍情T每個(gè)輸入端的輸入電流IIL≤-1.6mA，IIH≤40μA。VOL≤0.4V時(shí)的輸出電流的最大值IOL（max）=16mA，VOH≥3.2V時(shí)的輸出電流的最大值為IOH（max）=-0.4mA。GM的輸出電阻可忽略不計(jì)。計(jì)算GM可驅(qū)動(dòng)的或非門的個(gè)數(shù)為本題答案：【5】5、【單選題】如下圖所示，G1,G2,G3是74LS系列的OC門，輸出管截止時(shí)的漏電流IOH=100μA，輸出低電平VOL≤0.4V允許的最大負(fù)載電流ILM=8mA，G4,G5,G6為74LS系列與非門，其輸入電流為IIL≤-0.4mA，IIH≤20μA。OC門的輸出高、低電平應(yīng)滿足VOH≥3.2V，VOL≤0.4V。計(jì)算電路中上拉電阻RL的阻值最小值、最大值分別為本題答案：【0.68kΩ,5kΩ】6、【單選題】74LS系列邏輯門電路的允許電源電壓范圍是本題答案：【5V±0.25V】7、【單選題】4000系列CMOS器件的電源電壓范圍為本題答案：【3V~18V】8、【單選題】某同學(xué)在或非電路實(shí)驗(yàn)中，按照下圖搭建電路，其中A，B，C為輸入端，F(xiàn)為輸出端。在實(shí)驗(yàn)過程中，F(xiàn)端輸出為邏輯低電平，請(qǐng)問輸入端A，B，C輸入電平可能為以下哪種情況？本題答案：【低電平，低電平，高電平#低電平，低電平，低電平】9、【單選題】某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)將D0與D1端分別外接至低電平與高電平，請(qǐng)你幫他預(yù)測(cè)一下，S0與S1端輸出電平分別為：本題答案：【高電平，高電平】10、【單選題】某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問此刻電路輸入端D0，D1電平可能分別為？本題答案：【高電平，低電平】11、【單選題】TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？本題答案：【A=1,B=0,D=0】12、【單選題】由與非門構(gòu)成的一表決電路如圖所示，其中A、B、C、D分別表示4個(gè)人，L=1表示決議通過，分析4個(gè)人中誰(shuí)的權(quán)力最大本題答案：【C】13、【單選題】組合邏輯電路中的冒險(xiǎn)是由于以下哪種原因造成的？本題答案：【電路中的時(shí)延】14、【單選題】比較兩位二進(jìn)制數(shù)和，當(dāng)時(shí)輸出F=1，則F表達(dá)式是本題答案：【】15、【單選題】一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的本題答案：【20】16、【單選題】當(dāng)信號(hào)從視頻中的信號(hào)發(fā)生器的同步輸出口正常輸出，且設(shè)備上的TTL燈亮，則其波形峰峰值約為本題答案：【5V】17、【單選題】示波器操作時(shí)，應(yīng)適當(dāng)調(diào)整（）讓通道信號(hào)的波形顯示橫向擴(kuò)展或壓縮，保證屏幕上至少顯示兩個(gè)完整周期本題答案：【水平時(shí)基】18、【單選題】對(duì)于通常使用的普通無衰減探頭，示波器通道探頭比設(shè)置必須保證為本題答案：【1X】19、【單選題】示波器穩(wěn)定實(shí)時(shí)顯示被測(cè)周期信號(hào)波形，基本前提是指定的（）信號(hào)與被測(cè)信號(hào)同源本題答案：【觸發(fā)信源】20、【單選題】下面哪個(gè)邏輯關(guān)系運(yùn)算是復(fù)合邏輯運(yùn)算本題答案：【與非運(yùn)算】21、【單選題】下面哪種說法是正確的本題答案：【在設(shè)計(jì)電路時(shí)，要盡可能的使用同一類型芯片，并且使用芯片的個(gè)數(shù)也要盡可能少】22、【單選題】下面哪個(gè)邏輯關(guān)系運(yùn)算是復(fù)合邏輯運(yùn)算？本題答案：【與非運(yùn)算】23、【單選題】下面哪種說法是正確本題答案：【在設(shè)計(jì)電路時(shí)，要盡可能的使用同一類型芯片，并且使用芯片的個(gè)數(shù)也要盡可能少】24、【單選題】講解中提到的VHDL和Verilog這兩中HDL語(yǔ)言先后與1987年和1995年成為（）標(biāo)準(zhǔn)本題答案：【IEEE】25、【單選題】verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是本題答案：【module...endmodule】26、【單選題】verilog中經(jīng)常使用（）來表示一個(gè)常量，用以提高程序的可讀性，且經(jīng)常用于定義變量的寬度本題答案：【parameter】27、【單選題】Verilog基本語(yǔ)法中通常表示不確定的邏輯狀態(tài)和高阻態(tài)的符號(hào)是本題答案：【x和z】28、【單選題】verilogHDL中對(duì)于變量的定義一般有wire和reg兩種，在下列描述中若a為wire型，b為reg型，其余信號(hào)不確定，所有信號(hào)位寬都是一位的，下面的描述錯(cuò)誤的是本題答案：【assignb=a】29、【單選題】對(duì)于通過verilogHDL描述電路時(shí)有時(shí)會(huì)使用到case語(yǔ)句，對(duì)于case語(yǔ)句，如果在其中一個(gè)分支下面需要描述的語(yǔ)句多于一條，正確的處理方式是本題答案：【使用begin...end方式進(jìn)行區(qū)域限定操作】30、【單選題】在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語(yǔ)句來進(jìn)行描述assignout1=（selb）|（~sela），這條語(yǔ)句對(duì)應(yīng)的是課程講解中的本題答案：【數(shù)據(jù)流描述方式】31、【單選題】非阻塞賦值使用符號(hào)（）來表示本題答案：【=】32、【單選題】有如下一個(gè)描述電路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begintmp1=ab;tmp2=c|d;y=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果這個(gè)時(shí)候發(fā)生變化a=1，請(qǐng)推算變化穩(wěn)定后的tmp和tmp2，y的值是本題答案：【1,0,1】33、【單選題】現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a,b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義:output[3:0]result;//4位輸出結(jié)果outputcarry;//進(jìn)位輸出input[3:0]r1,r2;//兩個(gè)4位加數(shù)inputci;//來自低位的進(jìn)位信號(hào)wire[3:0]r1,r2,result;//線型類型定義wireci,carry,c1,c2,c3;//線型類型定義和中間變量下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是本題答案：【addbitU0(ci,r1[0],r2[0],cl,result[0])】34、【單選題】已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問該計(jì)數(shù)器至少需要多少位本題答案：【27】35、【單選題】數(shù)字鐘的設(shè)計(jì)實(shí)驗(yàn)示例中，采用了分層次、分模塊的設(shè)計(jì)方法，請(qǐng)問示例實(shí)現(xiàn)中共分為幾層次本題答案：【5】36、【單選題】數(shù)字頻率計(jì)設(shè)計(jì)示例中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)本題答案：【3】37、【單選題】6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖1，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少本題答案：【1kHz】38、【單選題】已知某verilog仿真測(cè)試文件時(shí)鐘信號(hào)描述如下：parameterPERIOD=10;alwaysbeginCLK=1'b0;#(PERIOD/2)CLK=1'b1;#(PERIOD/2);end且該verilog文件頂部有如下代碼：`timescale1us/1ns，則模擬仿真時(shí)鐘周期是本題答案：【10us】39、【單選題】一個(gè)5位二進(jìn)制加法計(jì)數(shù)器，初始狀態(tài)為00000，經(jīng)過201個(gè)輸入脈沖后，計(jì)數(shù)器的狀態(tài)為本題答案：【01001】40、【單選題】分析如圖所示的計(jì)數(shù)器電路，說明這是幾進(jìn)制的計(jì)數(shù)器本題答案：【10】41、【單選題】圖示電路是可變進(jìn)制計(jì)數(shù)器。試分析當(dāng)控制變量A為0和1時(shí)，電路分別為進(jìn)制計(jì)數(shù)器本題答案：【10、12】42、【單選題】已知電路的當(dāng)前狀態(tài)Q3Q2Q1Q0為“1100”，74LS191具有異步置數(shù)的邏輯功能，請(qǐng)問在時(shí)鐘作用下，電路的下一狀態(tài)（Q3Q2Q1Q0）為本題答案：【“0000”】43、【單選題】請(qǐng)使用CC40161及其它必要的邏輯門電路，設(shè)計(jì)并實(shí)現(xiàn)一個(gè)占空比為50%的10分頻電路，請(qǐng)問以下哪個(gè)電路能夠完成設(shè)計(jì)要求？本題答案：【】44、【單選題】采用如下圖所示電路開展實(shí)驗(yàn)時(shí)，為了觀測(cè)分頻電路輸出端Q0~Q4端電路波形，由于示波器同時(shí)只能觀測(cè)兩個(gè)輸入端波形，為能夠正確觀測(cè)并繪制計(jì)數(shù)器輸出波形，示波器應(yīng)設(shè)置為何種耦合方式，以及以哪一端信號(hào)作為對(duì)比波形？本題答案：【直流耦合，Q3】45、【單選題】采用如下電路開展實(shí)驗(yàn)時(shí)，輸出端按照Q3,Q2,Q1,Q0輸出順序，在狀態(tài)為邏輯電平1100時(shí)，下一個(gè)出現(xiàn)的邏輯電平狀態(tài)為？本題答案：【0011】46、【單選題】采用如下電路開展實(shí)驗(yàn)時(shí)，輸出端按照Q3,Q2,Q1,Q0輸出順序，在狀態(tài)為邏輯電平1100時(shí)，下一個(gè)出現(xiàn)的邏輯電平狀態(tài)為本題答案：【0011】47、【單選題】示波器的自校準(zhǔn)信號(hào)為。本題答案：【正方波】48、【單選題】在數(shù)字電路實(shí)驗(yàn)中，通常信號(hào)發(fā)生器輸出采用。本題答案：【同步輸出】49、【單選題】電路如圖所示。輸入D3D2D1D0依次為，則電路構(gòu)成模9計(jì)數(shù)器。本題答案：【0111】50、【單選題】分析下圖所示電路，判斷啟動(dòng)信號(hào)過后，電路輸出Q3Q2Q1Q0的有效循環(huán)狀態(tài)數(shù)為。本題答案：【4】51、【多選題】下列各種門電路中哪些不可以將輸出端并聯(lián)使用（輸入端的狀態(tài)不一定相同）本題答案：【具有推拉式輸出級(jí)的TTL電路#普通的CMOS門】52、【多選題】三態(tài)門輸出高阻狀態(tài)時(shí)，下列說法正確的是本題答案：【相當(dāng)于懸空#對(duì)下級(jí)電路無任何影響】53、【多選題】CMOS數(shù)字集成電路與TTL數(shù)字集成電路相比的優(yōu)點(diǎn)是本題答案：【低靜態(tài)功耗#高抗干擾能力#電源電壓范圍寬#扇出能力強(qiáng)】54、【多選題】在某次電路試驗(yàn)中，一同學(xué)按照如下電路圖搭建電路完成實(shí)驗(yàn)，其中A，B，C為輸入端，F(xiàn)為輸出端，各門電路引腳如圖所示。實(shí)驗(yàn)過程中，他將B輸入端外接到地，A，C輸入未知，請(qǐng)你幫他判斷一下，以下A、C、F端輸入輸出電平組合合理的是？本題答案：【高電平，高電平，高電平#高電平，低電平，低電平】55、【多選題】在全加器實(shí)驗(yàn)中，某同學(xué)按照如下電路圖搭建電路，完成實(shí)驗(yàn)。其中A，B，C為輸入端，Sum以及Co為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)將C輸入端外接至正電源，請(qǐng)你幫他判斷一下，以下關(guān)于A、B、Sum以及Co端輸入輸出電壓情況的描述合理的有哪些？本題答案：【低電平，高電平，低電平，高電平#高電平，高電平，高電平，高電平#高電平，低電平，低電平，高電平】56、【多選題】某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)將D0與D1端均外接至正電源，在輸出端觀測(cè)到S0與S1的輸出電平均為邏輯高電平。請(qǐng)問輸出結(jié)果是否正確，若不正確，可能的故障原因是？本題答案：【輸出錯(cuò)誤，Wire1斷路#輸出錯(cuò)誤，Wire4斷路】57、【多選題】在實(shí)驗(yàn)過程中，一同學(xué)按照如下電路圖搭建電路完成實(shí)驗(yàn)。其中A，B端為輸入端，L1、L2以及L3為輸出端。若該同學(xué)在L3端測(cè)得輸出電平為邏輯高電平。請(qǐng)你幫他判斷一下，此時(shí)A，B端的輸入電平可能分別為什么？本題答案：【低電平，低電平#高電平，高電平】58、【多選題】屬于示波器邊沿觸發(fā)設(shè)定項(xiàng)目的是本題答案：【觸發(fā)信源#觸發(fā)電平#觸發(fā)邊沿】59、【多選題】下面說法正確的是本題答案：【本課程中常說的“地”是指各部分連在一起形成的統(tǒng)一的0電位參考平面#面包板上電路走線應(yīng)盡量貼板，橫平豎直，直角繞開大器件】60、【多選題】下面哪些邏輯關(guān)系運(yùn)算是最基本的邏輯運(yùn)算本題答案：【與運(yùn)算#或運(yùn)算#非運(yùn)算】61、【多選題】下面哪些工具可以用于描述組合邏輯電路的邏輯功能本題答案：【真值表#邏輯函數(shù)表達(dá)式#邏輯電路圖#波形圖#卡諾圖#HDL】62、【多選題】下面哪種說法是正確的本題答案：【組合邏輯電路的輸出只取決于當(dāng)前時(shí)刻的輸入#組合邏輯電路不能使用記憶電路器件】63、【多選題】在組合邏輯電路的設(shè)計(jì)中，下面哪些verilogHDL語(yǔ)句形式是可行的本題答案：【條件語(yǔ)句：if…；else…；#條件語(yǔ)句：if…；elseif…；elseif…；else…；#多路分支語(yǔ)句：case（…）…；…；…；default：…;endcase#循環(huán)語(yǔ)句結(jié)構(gòu):for(…;…;…)statement;】64、【多選題】verilog語(yǔ)法中，間隔符號(hào)主要包括本題答案：【空格符#TAB鍵#換行符#換頁(yè)符】65、【多選題】在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有本題答案：【8'd127#8'b1111111#8'h7f】66、【多選題】通過verilogHDL描述電路的方式有本題答案：【行為描述方式#數(shù)據(jù)流描述方式#結(jié)構(gòu)描述方式】67、【多選題】verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有本題答案：【nand#not#nor#xor#or】68、【多選題】在課程內(nèi)容中，講解過的正確的層次調(diào)用方法有本題答案：【位置對(duì)應(yīng)調(diào)用方式#端口名對(duì)應(yīng)調(diào)用方式】69、【多選題】在ISEFPGA開發(fā)流程中進(jìn)行實(shí)現(xiàn)（Implement）之前應(yīng)該完成以下哪些步驟本題答案：【設(shè)計(jì)輸入#功能仿真#添加約束#邏輯綜合】70、【多選題】可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核本題答案：【IP#ChipScopeDefintionandConnectionFiles】71、【多選題】對(duì)于TTL與非門閑置輸入端的處理，可以本題答案：【接電源#通過電阻3kΩ接電源#與有用輸入端并聯(lián)#懸空】72、【多選題】組合邏輯電路消除競(jìng)爭(zhēng)冒險(xiǎn)的方法是本題答案：【修改邏輯設(shè)計(jì)#在輸出端接入濾波電容】73、【判斷題】當(dāng)TTL與非門的輸入端懸空時(shí)相當(dāng)于輸入為邏輯1本題答案：【正確】74、【判斷題】普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會(huì)損壞器件本題答案：【正確】75、【判斷題】三態(tài)門的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓本題答案：【錯(cuò)誤】76、【判斷題】TTLOC門（集電極開路門）的輸出端可以直接相連，實(shí)現(xiàn)線與本題答案：【正確】77、【判斷題】CMOS電路和TTL電路在使用時(shí)，不用的輸入管腳可懸空。本題答案：【錯(cuò)誤】78、【判斷題】CMOS電路比TTL電路功耗大。本題答案：【錯(cuò)誤】79、【判斷題】在TTL電路中通常規(guī)定邏輯1電平額定值為5V。本題答案：【錯(cuò)誤】80、【判斷題】面包板插板用信號(hào)連接線金屬裸露的剝頭長(zhǎng)應(yīng)為6~8mm本題答案：【正確】81、【判斷題】示波器通道耦合為直流耦合時(shí)，屏幕只顯示信號(hào)中的直流分量本題答案：【錯(cuò)誤】82、【判斷題】如果示波器內(nèi)外