《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 綜合測(cè)試題1_第1頁(yè)
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綜合試題一？（？（功能仿真：直接對(duì)HDL,原理圖描述或其他形式描述的邏輯功能進(jìn)行測(cè)試模moduledff8(clk,reset,d（2）.HDL文本輸入：將使用了某種硬件描述語(yǔ)言（？（？（abus:std_logic_vector(7doUSEIEEE.STD_LOGIC_1164Setup/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup發(fā)建立時(shí)間(SetupTime)和保持時(shí)間（Holdtime）。建立時(shí)間是指在時(shí)鐘邊沿保持不變的時(shí)間。如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)USEIEEE.STD_LOGIC_1164USEieee.std_logic_1164.aUSEieee.std_logic_1164.a

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